http://caotang.za.org/blog/index.php zh-cn http://caotang.za.org/blog/read.php?270 清明远布 <> Wed, 21 Sep 2016 03:19:09 +0000 http://caotang.za.org/blog/read.php?270
选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的PCB板子(大于GHz的频率)时这材质问题会比较重要。例如，现在常用的FR-4材质，在几个GHz的频率时的介质损(dielectric loss)会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。


2、如何避免高频干扰？

避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加ground guard/shunt traces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。


3、在高速设计中，如何解决信号的完整性问题？

信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。


4、差分布线方式是如何实现的？

差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者side-by-side实现的方式较多。


5、对于只有一个输出端的时钟信号线，如何实现差分布线？

要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的。


6、接收端差分线对之间可否加一匹配电阻？

接收端差分线对间的匹配电阻通常会加, 其值应等于差分阻抗的值。这样信号品质会好些。


7、为何差分对的布线要靠近且平行？

对差分对的布线方式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性。若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。


8、如何处理实际布线中的一些理论冲突的问题

A. 基本上, 将模/数地分割隔离是对的。
要注意的是信号走线尽量不要跨过有分割的地方(moat), 还有不要让电源和信号的回流电流路径(returning current path)变太大。

B. 晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号, 必须满足loop gain与phase的规范, 而这模拟信号的振荡规范很容易受到干扰, 即使加ground guard traces可能也无法完全隔离干扰。
而且离的太远, 地平面上的噪声也会影响正反馈振荡电路。 所以, 一定要将晶振和芯片的距离进可能靠近。

C. 确实高速布线与EMI的要求有很多冲突。 但基本原则是因EMI所加的电阻电容或ferrite bead, 不能造成信号的一些电气特性不符合规范。
所以, 最好先用安排走线和PCB叠层的技巧来解决或减少EMI的问题, 如高速信号走内层。 最后才用电阻电容或ferrite bead的方式, 以降低对信号的伤害。
Tags - 高频布线 , pcb设计硬件设计 ]]> http://caotang.za.org/blog/read.php?206 清明远布 <> Tue, 12 Jan 2010 04:21:51 +0000 http://caotang.za.org/blog/read.php?206
1.高质感。
2.不可取巧。
3.不可仓促抢时间。
　  
设计高频电路板的基本常识

以下是设计高频电路板的基本常识:

(a).印刷pattern的长度会影响电路特性。

尤其是传输速度为GHz高速数字电路的传输线路，通常会使用strip line，同
时藉由调整配线长度补正传输延迟时间，其实这也意味着电子组件的设置位置对电路特性具有绝对性的影响。

(b).Ground作大better。

铜箔面整体设置ground层，而连接via的better ground则是高频电路板与高速数字电路板共同的特征，此外高频电路板最忌讳使用幅宽细窄的印刷pattern描绘ground。

(c).电子组件的ground端子，以最短的长度与电路板的ground连接。

具体方法是在电子组件的ground端子pad附近设置via，使电子组件能以最短的长度与电路板的ground连接。

(d).信号线作短配线设计。

不可任意加大配线长度，尽量缩短配线长度。

(e).减少电路之间的结合。

尤其是filter与amplifier输出入之间作电路分割非常重要，它相当于audio电路的cross talk对策。



高频电路板的设计步骤

高频电路板的设计步骤大致上可整理成如下:

1.根据外筐尺寸的限制，决定电路板的大小。

2.制作印刷电路板外形，与library的data。

3.决定高频电路单元与信号处理单元的封装位置。

基本上高频电路单元与模拟/数字信号处理单元必需分开封装，分割方式有两种分别如下:

(a).将电路板正面与反面的的高频电路单元与数字信号处理单元分开，主要原因是数字电路的噪讯很容易流入高频电路单元，高频电路单元的背面设置数字电路时，必需避免两者的封装在相同角落上。

(b).将电路板对分成高频电路单元与数字信号处理单元各占一半的场合，高频电路单元的控制信号线回绕长度如果过过长时，很容易受到数字电路噪讯的影响

4.电路板设置电子组件。

组件设置作业对设计高频电路板而言具有决定性的影响，尤其是包含ground via与连接via的面积，以及如何确保电子组件之间的space等设计非常的重要，例如电子组件之间的space设计不当的话，将招致无法设置ground via，以及无法连接via等严重后果，也就是说电子组件的配置是否适宜，会使高频电路的性能产生重大变化。

5.设计配线

除了印刷pattern的配线之外，同时还需要调整line的阻抗(impedance)，并设置ground via。

6.检查配线

完成电路板data之后必需检查设计规范(rule)，尤其是检查print out的配线是否有任何设计上的疏失，如果电路板有正、反面辨识上的需求时，可提出数据数据要求厂商制作。


设计高频电路板的四大要诀

(一).利用印刷pattern取代被动电子组件的功能

照片1是1.5GHz RF增幅器电路板封装后的外观；图1是RF增幅器的电路layout图。该电路的噪讯值为0.6～0.7dB，电路板中央部位附近设有富士通编号为FHC30 FA的HEMT(High Electron Mobility Transistor)电子组件。图1中的MS组件是表示micro strip，由于电容与线圈的功能可利用micro strip实现，因此该电路并未使用被动电子组件。例如照片1之中与HEMT gate垂直延伸的印刷pattern (简称为open stub)，就可发挥电容的功能。此外基于增幅器的稳定性必需取得等化，因此input电路整合ГOPT (NF最小点)，output电路的阻抗(impedance)则作50Ω的设计整合。由于整合用的device也是用印刷pattern形成，所以实际设计电路板时必需将长度与宽度作严谨的配合。
　

照片1 高频电路板利用印刷pattern，取代被动电子组件设计实例


图1 照片1的1.5GHz RF增幅器电路图
　
(二).电子组件沿着信号传输方向排列，降低配线长度

照片2是800MHz RF增幅器电路板封装后的外观；图2是RF增幅器的电路layout图。图2中的低噪讯Transistor电子组件使用NEC的2SC5185，由可知照片2电子组件沿着信号传输方向排列，藉此降低配线长度。


照片2 电子组件沿着信号传输方向排列，降低配线长度的设计实例


图2 照片2的800MHz RF增幅器电路图

(三).Emitter 端子附近设置ground via

如照片2所示高频Transistor组件2SC5185两个Emitter具有四只脚(pin)，由照片可看见Emitter端子，pad的附近设有ground via，此种结构一般称为mini mo del type。如果via远离pad，增幅器的特性就会产生巨大变化，严重时甚至无法获得模拟分析预期的等化与阻抗(impedance)特性。从Emitter端子到via的配线，可因micro strip line的结构而产生组件特性，有关它的影响力将在后述章节中会以模拟分析方式深入探讨。总而言之在高频电路板，电子组件ground的处理非常重要。

(四).发热电子组件可利用ground面与金属筐体散热

照片3是800MHz RF送信机后段电路板封装后的外观，由照片可看见FET的source端子附近设有许多与ground层连接的via，这些via除了可以用低阻抗与ground层连接之外，还可将高频电路的送信单元产生的热能排除进而获得散热效果。这种散热方法尤其是对不易将发热组件的热能排除时，可透过电路板的ground铜箔面，将热能导至金属筐体协助散热，如果祇是为了散热，铜箔必需有70～100μm的厚度才能发挥预期的散热效果，因此电路板上的铜箔被视为有效的散热对策之一。


照片3 800MHz RF送信机后段，电路板增加散热用via的设计实例

波长对pattern长度的相关性

*波长与波长的关系

图4是12GHz micro strip edge couple BPF电路板封装后的外观，类似如此超高频的印刷pattern重合部位，不论是长度、宽度与间隔都需作高精度的要求，如果是图2所示的电路板封装方式，基本上不可能获得预期的高频特性。主要原因是两电路板处理的信号频率差异，使得电路板的layout方式也截然不同。假设空气中或是真空中的波长为λ(mm) ，频率为f(GHZ) 时，两者的关系式如下:


表1是利用式(1)试算波长与频率的结果。

频率(GHZ)
真空中的(mm)

1
300

2.4
125

5.6
53.6

12
25


表1 空气中或的波长与频率的关系

　
照片4 12GHz的micro strip edge couple BPF电路板的设计实例


*印刷电路板上的波长比真空中的波长短

在比诱电率为 的电路板上的信号波长会变短，这种现象称为波长缩短率 ，波长缩短率可用下式表示:


例如G10玻璃环氧树脂(glass epoxy)的 为4.8，如果将该值夜代入式(2)便可求得波长缩短率:


假设800MHz的信号，空间波长为375nm，则玻璃环氧树脂电路板上的波长会缩短为:

375×0.456=171nm

*实际波长可用实效比诱电率计算

实际电路板若是由micro strip line构成的场合，由于电界会外漏至诱电体电路板外面临造成诱电率下降，该诱电率称为实效比诱电率。电路板上的缩短率SPCB 可用下式表示:
　

表2是1GHz常用的CEM-3与12GHz BS converter常用的PPO，利用MEL的SNAP高频仿真器计算两者实效比诱电率的结果；表3是根据实效比诱电率的计算结果，计算1G Hz与12GHz信号在印刷电路板上的波长。根据仿真分析结果显示传至印刷pattern的高频信号波长，对电路板的材质具有很高的相关性。
诱电体的厚度(t=mm)
实效比诱电率( εr )
特性阻抗 Zo ( Ω )
Line宽度 W(mm)

0.6
3.246
50.07
1.143

1
3.256
50.08
1.92

(a)CEM-3, εr = 4.3,铜箔厚度18μm，频率1GHz

诱电体的厚度(t=mm)
实效比诱电率( εr )
特性阻抗 Zo ( Ω )
Line宽度 W(mm)

0.6
2.591
50.06
1.396

1
2.669
50.06
2.289


(b)PPO,εr = 3.2 ,铜箔厚度18μm，频率10GHz
表2 典型的两种印刷电路板的实效比诱电率

频率
空间波长(λair)
电路板上的波长

(GHz)
SPCB (mm)
SPCB / 4(mm)

1
300
166.5
41.6

12
　
15.5
3.9

表3 电路板上与空气中的波长差异 ]]> http://caotang.za.org/blog/read.php?171 清明远布 <> Thu, 03 Jan 2008 04:35:18 +0000 http://caotang.za.org/blog/read.php?171 2、引脚之间尽量不要放线，特别是集成电路引脚之间和周围。
3、不同层之间的线尽量不要平行，以免形成实际上的电容。
4、布线尽量是直线，或45度折线，避免产生电磁辐射。
5、地线、电源线至少10-15mil以上（对逻辑电路）。
6、尽量让铺地多义线连在一起，增大接地面积。线与线之间尽量整齐。
7、注意元件排放均匀，以便安装、插件、焊接操作。文字排放在当前字符层，位置合理，注意朝向，避免被遮挡，便于生产。
8、元件排放多考虑结构，贴片元件有正负极应在封装和最后标明，避免空间冲突。
9、目前印制板可作4—5mil的布线，但通常作6mil线宽，8mil线距，12/20mil焊盘。布线应考虑灌入电流等的影响。
10、功能块元件尽量放在一起，斑马条等LCD附近元件不能靠之太近。
11、过孔要涂绿油（置为负一倍值）。
12、电池座下最好不要放置焊盘、过空等，PAD和VIL尺寸合理。
13、布线完成后要仔细检查每一个联线（包括NETLABLE）是否真的连接上（可用点亮法）。
14、振荡电路元件尽量靠近IC，振荡电路尽量远离天线等易受干扰区。晶振下要放接地焊盘。
15、多考虑加固、挖空放元件等多种方式，避免辐射源过多。
16、设计流程：
A：设计原理图；
B：确认原理；
C：检查电器连接是否完全；
D：检查是否封装所有元件，是否尺寸正确；
E：放置元件；
F：检查元件位置是否合理（可打印1：1图比较）；
G：可先布地线和电源线；
H：检查有无飞线（可关掉除飞线层外其他层）；
I：优化布线；
J：再检查布线完整性；
K：比较网络表，查有无遗漏；
L：规则校验，有无不应该的错误标号；
M：文字说明整理；
N：添加制板标志性文字说明；
O：综合性检查。 ]]> http://caotang.za.org/blog/read.php?170 清明远布 <> Wed, 02 May 2007 01:57:53 +0000 http://caotang.za.org/blog/read.php?170
电源在系统设计中的重要性
不同传输线路的设计规则
电磁干扰的产生以及避免措施



二：电源的完整性
1． 供电电压的压降问题。
随着芯片工艺的提高，芯片的内核电压及IO 电压越来越小，但功耗还是很大，所以电流有上升的趋势。在内核及电压比较高，功耗不是很大的系统中，电压压降问题也许不是很突出，但如果内核电压比较小，功耗又比较大的情况下，电源路径上的哪怕是0.1V的压降都是不允许的，比如说ADI 公司的TS201 内核电压只有1.2V，内核供电电流要2.68A，如果路径上有0.1 欧姆的电阻，电压将会有0.268V 的压降，这么大的压降会使芯片工作不正常。如何尽量减小路径上的压降呢？主要通过以下几种方法。

a：尽量保证电源路径的畅通，减小路径上的阻抗，包括热焊盘的连接方式，应该尽量的保持电流的畅通，如下图1 和图2 的比较，很明显图2 中选择的热焊盘要强于图1。
b：尽量增加大电流层的铜厚，最好能铺设两层同一网络的电源，以保证大电流能顺利的流过，避免产生过大的压降，关于电流大小和所流经铜厚的关系如表1 所示。

（表1）
1 oz.铜即35 微米厚，2 oz.70 微米, 类推
举例说，线宽0.025 英寸，采用2 oz.盎斯的铜，而允许温升30 度，
那查表可知， 最大安全电流是 4.0A 。

2． 同步开关噪声的问题。
同步开关噪声（Simultaneous Switch Noise，简称SSN）是指当器件处于开关状态，产生瞬间变化的电流（di/dt），在经过回流途径上存在的电感时，形成交流压降，从而引起噪声，所以也称为Δi 噪声。开关速度越快，瞬间电流变化越显著，电流回路上的电感越大，则产生的SSN 越严重。基本公式为：
VSSN=N·LLoop·(dI/dt) 公式1。


其中I 指单个开关输出的电流，N 是同时开关的驱动端数目，LLoop为整个回流路径上的电感，而VSSN就是同步开关噪声的大小。


如果是由于封装电感而引起地平面的波动，造成芯片地和系统地不一致，芯片的地被抬高这种现象我们称为地弹（Groundbounce）。同样，如果是由于封装电感引起的芯片和系统电源被降低，就称为电源反弹（PowerBounce）。如果芯片内部多个驱动同时开关时，会造成很大的芯片电源电压的压降和地平面的抬高，从而造成芯片的驱动能力的降低，电路速度会减慢。由公式1 可知减小回路电感可以减小VSSN，其中回路电感包括芯片管脚的寄生电感，芯片内部电源和芯片内部地的电感，系统的电源和地的电感，以及信号线自身的电感，这四部分组成。所以见小VSSN 的办法主要有以下几种方式。


a : 降低芯片内部驱动器的开关速率和同时开关的数目，以减小di/dt，不过这种方式不现实，因为电路设计的方向就是更快，更密。
b : 降低系统供给电源的电感，高速电路设计中要求使用单独的电源层，并让电源层和地平面尽量接近。
c :降低芯片封装中的电源和地管脚的电感，比如增加电源/地的管脚数目，减短引线长度，尽可能采用大面积铺铜。
d :增加电源和地的互相耦合电感也可以减小回路总的电感，因此要让电源和地的管脚成对分布，并尽量靠近。

3. 地的分割原则
任何一根信号线中的电流都要通过和它临近的地平面来回到它的驱动端，所以我们进行地的分割的时候要避免避免割断高速信号的回留路径，如下图所示：

上面的信号回路的电流不得不绕过分割槽，这样会产生很多相关的EMI 问题，以及会给信号线的阻抗匹配产生影响。



三：不同传输线路的设计规则


根据信号线所处印制版中的层叠位置可以将信号线分为微带线和带状线，其中微带线是指在PCB 的表层所走的线，有一层介质和它相临，信号传输速度较带状线要快，带状线在PCB 的内层，有两层介质相临，信号传输速度比微带线要慢，但是EMI，EMC 以及串扰等性能要好的多，所以建议高速信号都走成带状线。


根据信号线传输信号的方式最常见的有两种方式包括单端线和差分线。其中影响单端线传输性能的包括信号的反射和串扰。差分线虽然噪声免疫，但对阻抗控制，差分对间的线长要有严格的控制。下面分别对影响单端线和差分线性能的因素进行一下分析。


1． 单端线反射的形成以及消除办法
我们知道如果源端的阻抗和终端的阻抗相匹配那么信号的功率将会是最大，如果终端和源端阻抗不匹配则将会引起信号的反射，部分信号还会辐射出去造成EMI 问题。

那么什么时候反射不用考虑，什么时候不得不考虑呢？如图所示，假设信号从源端由高电平变为低电平传输出去，信号传输延时为Tp，（有的文档将沿跳变时间<=四分之一Tp 做为把信号线看成微波中传输线的条件）如果2Tp 小于信号沿的跳边时间的话，反射因素就不用考虑，因为不会影响电平的判断，只会使沿的跳变不规则。相反的如果2Tp 大于信号沿跳变的时间，那么反射会在发射端形成振铃现象，会影响到电平的判断，所以要考虑影响。信号线在介质中的传输速度为：
公式2
公式2 为信号线为带状线时的传输公式。当信号线为微带线时，传输的介电常数的计算公式为：
公式3
如果信号线过长则反射因素就不得不考虑。解决的办法可以在线上串一个小欧姆阻值的电阻，还可以并一个小容值的电容，不过这种方法不太现实。图5 为串联电阻之前的波形，图6 为串联电阻之后的波形。

2． 影响信号间串扰的因素及解决办法。
串扰是信号传输中常见的问题，有些说法只要控制间距是线宽的3 倍就可以了，也就是常说的3W 原则，这种说法只是说间距越大越好，但还是不够全面。



由上图可知除了和线间距D 有关，还和走线层和参考平面的高度H有关。D 越大越好，H 越小越好。随着PCB 的密度越来越高，有时候不能满足3W 原则，这就要根据系统的实际情况，看多大的串扰能够忍受，另外由于工艺的原因H 也不能太小，一般都不要小于5mil。

3． 差分线阻抗匹配和走线应注意事项
现今LVDS 走线越来越流行，主要原因是因为它是采用一对线对一个信号进行传输，其中一根上传输正信号，另一根上传输相反的电平，在接收端相减，这样可以把走线上的共模噪声消除。另外就是因为它的低功耗，LVDS 一般都采用电流驱动，电压幅度才350mvpp。


当然它也有缺点就是需要2 倍宽度的走线数来传输数据。
差分线一般传输信号的速度都比较快，所以要进行严格的阻抗控制，一般都控制在100 欧姆。下图为一个差分传输模型，其中Z11和Z22 分别为两跟信号线的特性阻抗，K 为另外一跟线对自己的耦合系数。I 为线上的电流。



1 线上任意一点的电压为V1=Z11*i1+Z11*i1*K
2 线上任意一点的电压为 V2=Z22*i2+Z22*i2*K 因为Z11=Z22=Z0，
i1=-i2,所以V1 和V2 大小相等方向相反。所以差分阻抗为
Zdiff=2*Z0*（1-K） 公式4
由公式4 可知差分阻抗不仅和单跟线的特性阻抗Z0 有关，还和耦合系数K 有关，所以调整线宽，间距，介电常数，电介质厚度，都会影响到差分阻抗。


另外差分线大多应用在源同步时钟系统当中，这就要求数据线和时钟线的长度要匹配，类外由差分线自身的特性要求一对之间的两跟线要匹配。下图上面的为等长的理想的差分线在接收端的情形。可以看到两跟线完全等延时，再相减之后不会出现误码。而下面的图为其中一跟线的延时比另一跟要长的情形，这样再相减误码很容易产生。


图11


图12
由于布线工具和器件本身以及工艺的原因很难做到没一对线和对与对之间的线都匹配，至于相差多少合适，并没有严格的公式，即使有也要具体情况具体分析，不可能都使用。根据以往的调试经验当信号工作在500MHZ~~800MHZ 之间时，对内相差80mil，对间和时钟相差+-250mil，不会出现问题。（仅做参考）。

四：电磁干扰的产生及避免措施


EMI 即电磁辐射是很常见的问题，主要减少电磁辐射的办法有以下几种方法：
a ：屏蔽。在比较敏感或高速的信号周围用地平面进行屏蔽，每格1000mil 打一个地孔。
b ：避免或减小信号的环路面积。由电磁场理论可知变化的电场产生变化的磁场，当开关频率很高的时候，会由环路向外辐射电磁能量，也容易接收外面的磁场，就象是一个天线，所以应该尽量避免。
c ：做好电源的滤波。滤波的器件主要包括磁珠和电容。磁珠类似带通滤波器，可以抑制高频，选择不同容值的电容可以针对不同频率的滤波起到旁路作用。

五：总结


随着PCB 密度，速度的提高，以及工艺方面的限制，信号完整性问题，以及电磁兼容问题会越来越突出，但只要我们依据一定的设计准则，通过一些仿真软件比如说Hyperlynx，还是可以把高速设计问题很好的解决。 ]]> http://caotang.za.org/blog/read.php?164 清明远布 <> Mon, 26 Dec 2005 01:10:59 +0000 http://caotang.za.org/blog/read.php?164 　　导线或印制电路板达到以下长度"I" (以米为单位)时，则被看作是传输线式中,fupper 为信号的最高频率( MHz) 。I>3MHz：f
　　这样的传输线具有一定的阻抗，叫做"波阻抗"。宽导线比窄导线的波阻抗要小，同样，离地较近的导线比离地较远的导线波阻抗小。如果传输线的波阻抗与电源和/或负载的波阻抗不匹配，就会产生反射。反射会引起带宽的减小和脉冲上升时间、下降时间的增加。所以，对于高频脉冲信号电路，一定要准确设计印制电路板，以消除这两种不匹配。
　　传输线的延迟时间约为5 - 10ns/m ，如果线路不匹配，上升时间就会增加到传输线延迟时间的若干倍。粗略地估算，可能为10 - 100ns/m 或0. 1 - 1. 0ns/cm 。
　　如果R L « Zo ， 导线呈现电感性;如果 R L » Zo ， 导线呈现电容性。式中， R s 为电源阻抗; R L 为负载阻抗jZ。为传输线的波阻抗。所以，导线阻抗必须和电源阻抗以及负载阻抗相匹配。如果阻抗匹配，在有用的频率范围内，导线几乎不会造成任何明显的振幅衰减。然而，对于较短的导线，阻抗匹配时常很困难，导线或是呈现电容性，或是呈现电感性。此时，印制电路板设计者必须根据电容性或电感性哪个更好而进行选择。
　　地线和电源线在高频应用中也扮演着重要的角色。这是因为在高频元器件中，从电源线流出的电流会反馈到地，例如尖峰电流。直流电源的电压不能保持连续，这对电路性能会造成极大的影响。所以，作为一个基本规则，电源线必须尽可能的短。
　　以下是高频电路设计时非常有用的准则:
　　1)使用一片地或是很大的接地表面作为地线;
　　2) 使用宽电源线;
　　3) 地线和电源线彼此应当很近，且平行;
　　4) 在地与电源之间放置一个去搞电容;
　　5) 在高速脉冲系统中，由于趋肤效应和电介质损耗会随着导线长度增加而按比例增加，所以导线应当尽可能短;
　　6) 对于大尺寸的印制电路板，介电质损耗格外重要。因此，使用印制电路板时要注意是否有合适的高频范围;
　　7) 判定哪一种寄生元件(电容和电感)危害性更大，并以此为依据进行布线;
　　8) 当寄生电容可能使电路性能变差时，可为其提供一个地线连接(直接接地或通过一个电容接地);
　　9) 保持所有不匹配的线尽可能短，否则上升时间会增加到1ns/cm。




如何提高抗干扰能力和电磁兼容性？
1、 下面的一些系统要特别注意抗电磁干扰：
(1) 微控制器时钟频率特别高，总线周期特别快的系统。
(2) 系统含有大功率，大电流驱动电路，如产生火花的继电器，大电流开关等。
(3) 含微弱模拟信号电路以及高精度A/D变换电路的系统。
2、 为增加系统的抗电磁干扰能力采取如下措施：
(1) 选用频率低的微控制器：
选用外时钟频率低的微控制器可以有效降低噪声和提高系统的抗干扰能力。同样频率的方波和正弦波，方波中的高频成份比正弦波多得多。虽然方波的高频成份的波的幅度，比基波小，但频率越高越容易发射出成为噪声源，微控制器产生的最有影响的高频噪声大约是时钟频率的3倍。
(2) 减小信号传输中的畸变
微控制器主要采用高速CMOS技术制造。信号输入端静态输入电流在1mA左右，输入电容10PF左右，输入阻抗相当高，高速CMOS电路的输出端都有相当的带载能力，即相当大的输出值，将一个门的输出端通过一段很长线引到输入阻抗相当高的输入端，反射问题就很严重，它会引起信号畸变，增加系统噪声。当Tpd＞Tr时，就成了一个传输线问题，必须考虑信号反射，阻抗匹配等问题。
信号在印制板上的延迟时间与引线的特性阻抗有关，即与印制线路板材料的介电常数有关。可以粗略地认为，信号在印制板引线的传输速度，约为光速的1/3到1/2之间。微控制器构成的系统中常用逻辑电话元件的Tr（标准延迟时间）为3到18ns之间。
在印制线路板上，信号通过一个7W的电阻和一段25cm长的引线，线上延迟时间大致在4~20ns之间。也就是说，信号在印刷线路上的引线越短越好，最长不宜超过25cm。而且过孔数目也应尽量少，最好不多于2个。
当信号的上升时间快于信号延迟时间，就要按照快电子学处理。此时要考虑传输线的阻抗匹配，对于一块印刷线路板上的集成块之间的信号传输，要避免出现Td＞Trd的情况，印刷线路板越大系统的速度就越不能太快。
用以下结论归纳印刷线路板设计的一个规则：
信号在印刷板上传输，其延迟时间不应大于所用器件的标称延迟时间。
(3) 减小信号线间的交叉干扰：
A点一个上升时间为Tr的阶跃信号通过引线AB传向B端。信号在AB线上的延迟时间是Td。在D点，由于A点信号的向前传输，到达B点后的信号反射和AB线的延迟，Td时间以后会感应出一个宽度为Tr的页脉冲信号。在C点，由于AB上信号的传输与反射，会感应出一个宽度为信号在AB线上的延迟时间的两倍，即2Td的正脉冲信号。这就是信号间的交叉干扰。干扰信号的强度与C点信号的di/at有关，与线间距离有关。当两信号线不是很长时，AB上看到的实际是两个脉冲的迭加。
CMOS工艺制造的微控制由输入阻抗高，噪声高，噪声容限也很高，数字电路是迭加100~200mv噪声并不影响其工作。若图中AB线是一模拟信号，这种干扰就变为不能容忍。如印刷线路板为四层板，其中有一层是大面积的地，或双面板，信号线的反面是大面积的地时，这种信号间的交叉干扰就会变小。原因是，大面积的地减小了信号线的特性阻抗，信号在D端的反射大为减小。特性阻抗与信号线到地间的介质的介电常数的平方成反比，与介质厚度的自然对数成正比。若AB线为一模拟信号，要避免数字电路信号线CD对AB的干扰，AB线下方要有大面积的地，AB线到CD线的距离要大于AB线与地距离的2~3倍。可用局部屏蔽地，在有引结的一面引线左右两侧布以地线。
(4) 减小来自电源的噪声
电源在向系统提供能源的同时，也将其噪声加到所供电的电源上。电路中微控制器的复位线，中断线，以及其它一些控制线最容易受外界噪声的干扰。电网上的强干扰通过电源进入电路，即使电池供电的系统，电池本身也有高频噪声。模拟电路中的模拟信号更经受不住来自电源的干扰。
(5) 注意印刷线板与元器件的高频特性
在高频情况下，印刷线路板上的引线，过孔，电阻、电容、接插件的分布电感与电容等不可忽略。电容的分布电感不可忽略，电感的分布电容不可忽略。电阻产生对高频信号的反射，引线的分布电容会起作用，当长度大于噪声频率相应波长的1/20时，就产生天线效应，噪声通过引线向外发射。
印刷线路板的过孔大约引起0.6pf的电容。
一个集成电路本身的封装材料引入2~6pf电容。
一个线路板上的接插件，有520nH的分布电感。一个双列直扦的24引脚集成电路扦座，引入4~18nH的分布电感。
这些小的分布参数对于这行较低频率下的微控制器系统中是可以忽略不计的；而对于高速系统必须予以特别注意。
(6) 元件布置要合理分区
元件在印刷线路板上排列的位置要充分考虑抗电磁干扰问题，原则之一是各部件之间的引线要尽量短。在布局上，要把模拟信号部分，高速数字电路部分，噪声源部分（如继电器，大电流开关等）这三部分合理地分开，使相互间的信号耦合为最小。
G 处理好接地线
印刷电路板上，电源线和地线最重要。克服电磁干扰，最主要的手段就是接地。
对于双面板，地线布置特别讲究，通过采用单点接地法，电源和地是从电源的两端接到印刷线路板上来的，电源一个接点，地一个接点。印刷线路板上，要有多个返回地线，这些都会聚到回电源的那个接点上，就是所谓单点接地。所谓模拟地、数字地、大功率器件地开分，是指布线分开，而最后都汇集到这个接地点上来。与印刷线路板以外的信号相连时，通常采用屏蔽电缆。对于高频和数字信号，屏蔽电缆两端都接地。低频模拟信号用的屏蔽电缆，一端接地为好。
对噪声和干扰非常敏感的电路或高频噪声特别严重的电路应该用金属罩屏蔽起来。
(7) 用好去耦电容。
好的高频去耦电容可以去除高到1GHZ的高频成份。陶瓷片电容或多层陶瓷电容的高频特性较好。设计印刷线路板时，每个集成电路的电源，地之间都要加一个去耦电容。去耦电容有两个作用：一方面是本集成电路的蓄能电容，提供和吸收该集成电路开门关门瞬间的充放电能；另一方面旁路掉该器件的高频噪声。数字电路中典型的去耦电容为0.1uf的去耦电容有5nH分布电感，它的并行共振频率大约在7MHz左右，也就是说对于10MHz以下的噪声有较好的去耦作用，对40MHz以上的噪声几乎不起作用。
1uf，10uf电容，并行共振频率在20MHz以上，去除高频率噪声的效果要好一些。在电源进入印刷板的地方和一个1uf或10uf的去高频电容往往是有利的，即使是用电池供电的系统也需要这种电容。
每10片左右的集成电路要加一片充放电电容，或称为蓄放电容，电容大小可选10uf。最好不用电解电容，电解电容是两层溥膜卷起来的，这种卷起来的结构在高频时表现为电感，最好使用胆电容或聚碳酸酝电容。
去耦电容值的选取并不严格，可按C=1/f计算；即10MHz取0.1uf，对微控制器构成的系统，取0.1~0.01uf之间都可以。
3、 降低噪声与电磁干扰的一些经验。
(1) 能用低速芯片就不用高速的，高速芯片用在关键地方。
(2) 可用串一个电阻的办法，降低控制电路上下沿跳变速率。
(3) 尽量为继电器等提供某种形式的阻尼。
(4) 使用满足系统要求的最低频率时钟。
(5) 时钟产生器尽量靠近到用该时钟的器件。石英晶体振荡器外壳要接地。
(6) 用地线将时钟区圈起来，时钟线尽量短。
(7) I/O驱动电路尽量靠近印刷板边，让其尽快离开印刷板。对进入印制板的信号要加滤波，从高噪声区来的信号也要加滤波，同时用串终端电阻的办法，减小信号反射。
(8) MCD无用端要接高，或接地，或定义成输出端，集成电路上该接电源地的端都要接，不要悬空。
(9) 闲置不用的门电路输入端不要悬空，闲置不用的运放正输入端接地，负输入端接输出端。
(10) 印制板尽量使用45折线而不用90折线布线以减小高频信号对外的发射与耦合。
(11) 印制板按频率和电流开关特性分区，噪声元件与非噪声元件要距离再远一些。
(12) 单面板和双面板用单点接电源和单点接地、电源线、地线尽量粗，经济是能承受的话用多层板以减小电源，地的容生电感。
(13) 时钟、总线、片选信号要远离I/O线和接插件。
(14) 模拟电压输入线、参考电压端要尽量远离数字电路信号线，特别是时钟。
(15) 对A/D类器件，数字部分与模拟部分宁可统一下也不要交叉。
(16) 时钟线垂直于I/O线比平行I/O线干扰小，时钟元件引脚远离I/O电缆。
(17) 元件引脚尽量短，去耦电容引脚尽量短。
(18) 关键的线要尽量粗，并在两边加上保护地。高速线要短要直。
(19) 对噪声敏感的线不要与大电流，高速开关线平行。
(20) 石英晶体下面以及对噪声敏感的器件下面不要走线。
(21) 弱信号电路，低频电路周围不要形成电流环路。
(22) 任何信号都不要形成环路，如不可避免，让环路区尽量小。
(23) 每个集成电路一个去耦电容。每个电解电容边上都要加一个小的高频旁路电容。
(24) 用大容量的钽电容或聚酷电容而不用电解电容作电路充放电储能电容。使用管状电容时，外壳要接地。 ]]> http://caotang.za.org/blog/read.php?163 清明远布 <> Mon, 26 Dec 2005 00:47:56 +0000 http://caotang.za.org/blog/read.php?163
　　1 引言
    
　　无线网络、卫星通讯的日益发展，信息产品走向高速与高频化， 电子设备的设计趋势也向高频化发展，卫星系统、移动电话接收基站等通信产品都必须用到高频PCB来支撑整个设备系统。怎样利用PCB的布线来保证整个高频系统实施是设计关键。目前约50％ 的设计的时钟频率超过50MHz，将近20％ 的设计主频超过120MHz。当系统工作在50MHz时，将产生传输线效应和信号完整性问题，当系统工作时钟达到120MHz时，除非使用高速电路设计技术，否则基于传统方法设计的PCB将无法满足系统稳定工作的要求，达不到系统的可靠性。

　　1.1 印制电路板的高频基板材料

　　1.1.1 高频基板材料的基本特性
    
　　高频基板材料的介电常数(Dk)，必须小而且很稳定，通常是越小越好，信号的传送速率与材料介电常数的平方根成反比，高介电常数容易造成信号传输延迟；介质损耗(Df)必须小，这主要影响到信号传送的品质，介质损耗越小使信号损耗也越小；基板与铜箔的热膨胀系数尽量一致，因为不一致会在冷热变化中造成铜箔分离；基板的吸水性要低、吸水性高就会在受潮时影响介电常数与介质损耗；其它耐热性、抗化学性、冲击强度、剥离强度等也必须良好。

　　1.1.2 三种高频基板物性
    
　　现阶段所使用的环氧树脂、PPO树脂和氟系树脂这三大类高频基板材料，以环氧树脂成本最便宜，而氟系树脂最昂贵：而以介电常数、介质损耗、吸水率和频率特性考虑，氟系树脂最佳，环氧树脂较差。当产品应用的频率高过10GHz时，只有氟系树脂印制板才能适用。

　　表1 三种高频基板物性比较表

　　表1表示三种高频基板物性比较表，氟系树脂高频基板性能远高于其它基板，但其不足之处除成本高外是刚性差及热膨胀系数较大。对于聚四氟乙烯(PTFE)而言，为改善性能用大量无机物(如二氧化硅SiO2)或玻纤布作增强填充材料，来提高基材刚性及降低其热膨胀性。另外因聚四氟乙烯树脂本身的分子惰性，造成不容易与铜箔结合性差，因此更需与铜箔结合面的特殊表面处理。处理方法上有聚四氟乙烯表面进行化学蚀刻或等离子体蚀刻，增加表面粗糙度和活性或者在铜箔与聚四氟乙烯树脂之间增加一层粘合膜层提高结合力，但可能对介质性能有影响。

　　2 高速印制电路板的设计要点

　　2.1 避免高速电路的传输效应

　　2.1.1 高速电路的传输效应
    
　　通常认为如果数字逻辑电路的频率达到或者超过45MHz-50MHz，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量(比如说1/3),就称为高速电路。实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿(或称信号的跳变)引发了信号传输的非预期结果。因此，通常规定如果线传播延时大于1/2数字信号驱动端的上升时间， 则认为此类信号是高速信号并产生传输线效应。因此必须避免传输线效应，防止原逻辑电路信号被叠加或相抵消而改变。

　　2.1.2 严格控制关键网线的走线长度
    
　　如果设计中有高速跳变的前后沿时间,就必须考虑到在PCB板上存在传输线效应的问题。现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题。解决这个问题有一些基本原则：如果采用CMOS或TTL电路进行设计，工作频率小于10MHz.布线长度应不大于7英寸。工作频率在50MHz布线长度应不大于1.5英寸。如果工作频率达到或超过75MHz布线长度应在1英寸。对于GaAs芯片最大的布线长度应为0.3英寸。如果超过这个标准，就存在传输线的问题。

　　2.1.3 合理规划走线的拓扑结构
    
　　解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构是指一根网线的布线顺序及布线结构。当使用高速逻辑器件时，除非走线分支长度保持很短.否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下，PCB走线采用两种基本拓扑结构，即菊花链(daisychain)布线和星形(star)分布。    对于菊花链布线，布线从驱动端开始，依次到达各接收端。如果使用串联电阻来改变信号特性，串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面，菊花链走线效果最好 但这种走线方式布通率最低，不容易100％布通。在实际设计中，我们是使菊花链布线中分支长度尽可能短，安全的长度值应该是：Stub Delay <= Trt*0.1。例如，高速TTL电路中的分支端长度应小于1.5英寸 这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。
    
　　对于星形拓扑结构，布线从驱动端开始.平行到达各接受端，可以有效的避免时钟信号的不同步问题。2.1.4 抑止电磁干扰解决信号完整性问题将改善PCB板的电磁兼容性(EMC)  ，其中非常重要的是保证PCB板有很好的接地。对复杂的设计采用一个信号层配一个地线层是十分有效的方法。此外，使电路扳的最外层信号的密度最小也是减少电碰辐射的好方法，这种方法可采用“表面积层”技术“Build-up”设计制作PCB来实现。表面积层通过在普通工艺PCB上增加薄绝缘层和用于贯穿这些层的微孔的组合来实现，电阻和电容可埋在表层下，单位面积上的走线密度会增加近一倍，因而可降低PCB的体积。另外还可以利用严格的阻抗和叠层设计来控制线宽、线间距。减少信号传输线带来的效应。

　　2.2 高速印制电路板的布线设计要点

　　2.2.1 多层布线
    
　　一个好的叠层结构是对大多数信号整体性问题和EMC问题的最好防范措施，而高速电路往往集成度较高，布线密度大，采用多层板既是布线的必需，也是降低干扰的有效手段。有资料显示同种材料时四层板要比双面板的噪声低20dB。高速信号的布线麻应安排在同一对信号层内；除非遇到因SMT器件的连接而不得不违反这一原则。一种信号的所有走线都应有共同的返回路径(即地线层)。
    
　　相邻布线的两个信号层看成一对，元件驱动和接收信号的接地连接最好能够直接连接到与信号布线层相邻的层面。表层布线宽度按英寸计，应小于按纳秒计的驱动器上升时间的三分之一(例如： 高速TTL的布线宽度为1英寸)。如果是多电源供电，在各个电源金属线之间必须铺设地线层使它们隔开。不能形成电容，以免导致电源之问的AC耦合。
    
　　高速模拟器件对数字噪音比较敏感，因此在兼具模拟和数字功能的印制电路板上，电源层通常是分离的，使用分离的电源层时，务必注意不要将数字电路的电源层和模拟电路的电源层重叠在一起。模拟和数字电源层的分离用于隔离彼此之间的电流，一旦出现电源层的重叠，就将造成电容的耦合，从而失去隔离的作用。

　　2.2.2 引线
    
　　高速印制电路板上的引线尽量用直线， 需要转折可采用45°折线或圆弧转折，可减少高频信号对外的发射和相互之间的耦合。
    
　　高频电路器件的管脚间引线越短越好，引线越长，带来的分布电感和电容值越大，会影响系统的高频信号的传输，同时也会改变电路的特性阻抗，导致系统发生反射、震荡等。
    
　　注意避免高速电路信号线的平行走线，而造成的“交叉干扰”，若无法避免，可在平行信号线的反面布置大面积“地”来大幅度减少干扰 在相邻的两个层，走线方向一定取为互相垂直。
    
　　各类信号线不能形成环路，如果产生环路电路，将在系统中产生很大的干扰。高速信号布线应尽量避免分枝或形成树桩，而导致的信号反射和过冲。采用菊花链布线可有效避免环路的形成，降低对信号的影响。对双面板而言，电源线靠近信号线。

　　2.2.3 布置旁路电容
    
　　所有的系统都会遇到噪音问题. 电源层单独无法消除线路噪音，每个集成电路块的附近应设置一个或几个高频去耦电容。通常情况下1uF-10uF 电容放置在印制电路板的电源输入 ，而0.01-0.1uF电容则放置在印制电路板的每个有源器件的电源引脚和接地引脚上。这里旁路电容充当的是滤波器的角色.大电容(≈ 1OuF)放置在印制电路板的电源输入上,用以滤波通常由电路板外产生的较低频信号(比如60Hz线路频率)。印制电路板上有源器件产生的噪音谐波范围在100MHz以上。每个芯片上放置的旁路电容(0.1uF)通常比印制电路板间的电容小得多。

　　2.2.4 过孔设计
    
　　高速印制电路板上元件连接过程中所用到的镀通孔越少越好，据测，一个镀通孔可带来约0.5pF的分布电容，导致电路的延时明显增加。

　　镀通孔的设计应注意以下几点：选择合理尺寸的镀通孔.如从4层到10层的电路板常选择10mil/20mii(钻孔/焊盘)或16mil/30mil的镀通孔较好，对于高密度的小尺寸的电路板可使用8mil/18mil的镀通孔。对于电源或地线的镀通孔则可以考虑使用较大尺寸，以减少阻抗。
    
　　根据上图公式可得，印制电路板的厚度越小可减少镀通孔的寄生电容，减少对信号的不利影响 信号线尽量走同一层，减少镀通孔。
    
　　电源和地的管脚要就近放置镀通孔，而镀通孔与管脚间的引线越短越好，以减少电感的产生 在信号换层的镀通孔附近放置一些接地的镀通孔，为信号提供最近的回路。

　　表2 旁路电容类型

　　3 总结
    
　　随着科技的发展，高频电路在电子产品中使用也越趋频繁，根据不同的需要，利用各种软件对高速印制电路板进行设计及布线，这里针对其中的主要注意事项，作了分析说明，为实现高速系统提供了理论与实施的可能性。根据实际情况与相关标准规范，结合使用工艺要求.另外还要考虑成本耗材，从整体上考虑，才可设计出经济实用的高速印制电路板。 ]]> http://caotang.za.org/blog/read.php?162 清明远布 <> Fri, 26 Aug 2005 04:18:44 +0000 http://caotang.za.org/blog/read.php?162
将去耦电容直接放在IC封装内可以有效控制EMI并提高信号的完整性，本文从IC内部封装入手，分析EMI的来源、IC封装在EMI控制中的作用，进而提出11个有效控制EMI的设计规则，包括封装选择、引脚结构考虑、输出驱动器以及去耦电容的设计方法等，有助于设计工程师在新的设计中选择最合适的集成电路芯片，以达到最佳EMI抑制的性能。
现有的系统级EMI控制技术包括：
（1） 电路封闭在一个Faraday盒中(注意包含电路的机械封装应该密封)来实现EMI屏蔽；
（2） 电路板或者系统的I/O端口上采取滤波和衰减技术来实现EMI控制；
（3） 现电路的电场和磁场的严格屏蔽，或者在电路板上采取适当的设计技术严格控制PCB走线和电路板层(自屏蔽)的电容和电感，从而改善EMI性能。
EMI控制通常需要结合运用上述的各项技术。一般来说，越接近EMI源，实现EMI控制所需的成本就越小。PCB上的集成电路芯片是EMI最主要的能量来源，因此如果能够深入了解集成电路芯片的内部特征，可以简化PCB和系统级设计中的EMI控制。
    PCB板级和系统级的设计工程师通常认为，它们能够接触到的EMI来源就是PCB。显然，在PCB设计层面，确实可以做很多的工作来改善EMI。然而在考虑EMI控制时，设计工程师首先应该考虑IC芯片的选择。集成电路的某些特征如封装类型、偏置电压和芯片的工艺技术(例如CMOS、ECL、TTL)等都对电磁干扰有很大的影响。本文将着重讨论这些问题，并且探讨IC对EMI控制的影响。

1、EMI的来源
    数字集成电路从逻辑高到逻辑低之间转换或者从逻辑低到逻辑高之间转换过程中，输出端产生的方波信号频率并不是导致EMI的唯一频率成分。该方波中包含频率范围宽广的正弦谐波分量，这些正弦谐波分量构成工程师所关心的EMI频率成分。最高EMI频率也称为EMI发射带宽，它是信号上升时间而不是信号频率的函数。计算EMI发射带宽的公式为：
    F=0.35/Tr
其中：F是频率，单位是GHz；Tr是单位为ns(纳秒)的信号上升时间或者下降时间。
从上述公式中不难看出，如果电路的开关频率为50MHz，而采用的集成电路芯片的上升时间是1ns，那么该电路的最高EMI发射频率将达到350MHz，远远大于该电路的开关频率。而如果IC的上升时间为500ps，那么该电路的最高EMI发射频率将高达700MHz。众所周知，电路中的每一个电压值都对应一定的电流，同样每一个电流都存在对应的电压。当IC的输出在逻辑高到逻辑低或者逻辑低到逻辑高之间变换时，这些信号电压和信号电流就会产生电场和磁场，而这些电场和磁场的最高频率就是发射带宽。电场和磁场的强度以及对外辐射的百分比，不仅是信号上升时间的函数，同时也取决于对信号源到负载点之间信号通道上电容和电感的控制的好坏，在此，信号源位于PCB板的IC内部，而负载位于其它的IC内部，这些IC可能在PCB上，也可能不在该PCB上。为了有效地控制EMI，不仅需要关注IC芯片自身的电容和电感，同样需要重视PCB上存在的电容和电感。
    当信号电压与信号回路之间的耦合不紧密时，电路的电容就会减小，因而对电场的抑制作用就会减弱，从而使EMI增大；电路中的电流也存在同样的情况，如果电流同返回路径之间耦合不佳，势必加大回路上的电感，从而增强了磁场，最终导致EMI增加。换句话说，对电场控制不佳通常也会导致磁场抑制不佳。用来控制电路板中电磁场的措施与用来抑制IC封装中电磁场的措施大体相似。正如同PCB设计的情况，IC封装设计将极大地影响EMI。
    电路中相当一部分电磁辐射是由电源总线中的电压瞬变造成的。当IC的输出级发生跳变并驱动相连的PCB线为逻辑“高”时，IC芯片将从电源中吸纳电流，提供输出级所需的能量。对于IC不断转换所产生的超高频电流而言，电源总线始于PCB上的去耦网络，止于IC的输出级。如果输出级的信号上升时间为1.0ns，那么IC要在1.0ns这么短的时间内从电源上吸纳足够的电流来驱动PCB上的传输线。电源总线上电压的瞬变取决于电源总线路径上的电感、吸纳的电流以及电流的传输时间。电压的瞬变由下面的公式所定义：
V=Ldi/dt，
其中：L是电流传输路径上电感的值；di表示信号上升时间间隔内电流的变化；dt表示电流的传输时间(信号的上升时间)。
    由于IC管脚以及内部电路都是电源总线的一部分，而且吸纳电流和输出信号的上升时间也在一定程度上取决于IC的工艺技术，因此选择合适的IC就可以在很大程度上控制上述公式中提到的所有三个要素。

2、IC封装在电磁干扰控制中的作用
    IC封装通常包括：硅基芯片、一个小型的内部PCB以及焊盘。硅基芯片安装在小型的PCB上，通过绑定线实现硅基芯片与焊盘之间的连接，在某些封装中也可以实现直接连接。小型PCB实现硅基芯片上的信号和电源与IC封装上的对应管脚之间的连接，这样就实现了硅基芯片上信号和电源节点的对外延伸。贯穿该IC的电源和信号的传输路径包括：硅基芯片、与小型PCB之间的连线、PCB走线以及IC封装的输入和输出管脚。对电容和电感(对应于电场和磁场)控制的好坏在很大程度上取决于整个传输路径设计的好坏。某些设计特征将直接影响整个IC芯片封装的电容和电感。
    首先看硅基芯片与内部小电路板之间的连接方式。许多的IC芯片都采用绑定线来实现硅基芯片与内部小电路板之间的连接，这是一种在硅基芯片与内部小电路板之间的极细的飞线。这种技术之所以应用广泛是因为硅基芯片和内部小电路板的热胀系数(CTE)相近。芯片本身是一种硅基器件，其热胀系数与典型的PCB材料(如环氧树脂)的热胀系数有很大的差别。如果硅基芯片的电气连接点直接安装在内部小PCB上的话，那么在一段相对较短的时间之后，IC封装内部温度的变化导致热胀冷缩，这种方式的连接就会因为断裂而失效。绑定线是一种适应这种特殊环境的引线方式，它可以承受大量的弯曲变形而不容易断裂。
    采用绑定线的问题在于，每一个信号或者电源线的电流环路面积的增加将导致电感值升高。获得较低电感值的优良设计就是实现硅基芯片与内部PCB之间的直接连接，也就是说硅基芯片的连接点直接粘接在PCB的焊盘上。这就要求选择使用一种特殊的PCB板基材料，这种材料应该具有极低的CTE。而选择这种材料将导致IC芯片整体成本的增加，因而采用这种工艺技术的芯片并不常见，但是只要这种将硅基芯片与载体PCB直接连接的IC存在并且在设计方案中可行，那么采用这样的IC器件就是较好的选择。
    一般来说，在IC封装设计中，降低电感并且增大信号与对应回路之间或者电源与地之间电容是选择集成电路芯片过程的首选考虑。举例来说，小间距的表面贴装与大间距的表面贴装工艺相比，应该优先考虑选择采用小间距的表面贴装工艺封装的IC芯片，而这两种类型的表面贴装工艺封装的IC芯片都优于过孔引线类型的封装。BGA封装的IC芯片同任何常用的封装类型相比具有最低的引线电感。从电容和电感控制的角度来看，小型的封装和更细的间距通常总是代表性能的提高。
    引线结构设计的一个重要特征是管脚的分配。由于电感和电容值的大小都取决于信号或者是电源与返回路径之间的接近程度，因此要考虑足够多的返回路径。
    电源和地管脚应该成对分配，每一个电源管脚都应该有对应的地管脚相邻分布，而且在这种引线结构中应该分配多个电源和地管脚对。这两方面的特征都将极大地降低电源和地之间的环路电感，有助于减少电源总线上的电压瞬变，从而降低EMI。由于习惯上的原因，现在市场上的许多IC芯片并没有完全遵循上述设计规则，然而IC设计和生产厂商都深刻理解这种设计方法的优点，因而在新的IC芯片设计和发布时IC厂商更关注电源的连接。
    理想情况下，要为每一个信号管脚都分配一个相邻的信号返回管脚(如地管脚)。实际情况并非如此，即使思想最前卫的IC厂商也没有如此分配IC芯片的管脚，而是采用其它折衷方法。在BGA封装中，一种行之有效的设计方法是在每组八个信号管脚的中心设置一个信号的返回管脚，在这种管脚排列方式下，每一个信号与信号返回路径之间仅相差一个管脚的距离。而对于四方扁平封装(QFP)或者其它鸥翼(gull wing)型封装形式的IC来说，在信号组的中心放置一个信号的返回路径是不现实的，即便这样也必须保证每隔4到6个管脚就放置一个信号返回管脚。需要注意的是，不同的IC工艺技术可能采用不同的信号返回电压。有的IC使用地管脚(如TTL器件)作为信号的返回路径，而有的IC则使用电源管脚(如绝大多数的ECL器件)作为信号的返回路径，也有的IC同时使用电源和地管脚(比如大多数的CMOS器件)作为信号的返回路径。因此设计工程师必须熟悉设计中使用的IC芯片逻辑系列，了解它们的相关工作情况。
    IC芯片中电源和地管脚的合理分布不仅能够降低EMI，而且可以极大地改善地弹反射(ground bounce)效果。当驱动传输线的器件试图将传输线下拉到逻辑低时，地弹反射却仍然维持该传输线在逻辑低阈值电平之上，地弹反射可能导致电路的失效或者故障。
    IC封装中另一个需要关注的重要问题是芯片内部的PCB设计，内部PCB通常也是IC封装中最大的组成部分，在内部PCB设计时如果能够实现电容和电感的严格控制，将极大地改善设计系统的整体EMI性能。如果这是一个两层的PCB板，至少要求PCB板的一面为连续的地平面层，PCB板的另一层是电源和信号的布线层。更理想的情况是四层的PCB板，中间的两层分别是电源和地平面层，外面的两层作为信号的布线层。由于IC封装内部的PCB通常都非常薄，四层板结构的设计将引出两个高电容、低电感的布线层，它特别适合于电源分配以及需要严格控制的进出该封装的输入输出信号。低阻抗的平面层可以极大地降低电源总线上的电压瞬变，从而极大地改善EMI性能。这种受控的信号线不仅有利于降低EMI，同样对于确保进出IC的信号的完整性也起到重要的作用。

3、其它相关的IC工艺技术问题
    集成电路芯片偏置和驱动的电源电压Vcc是选择IC时要注意的重要问题。从IC电源管脚吸纳的电流主要取决于该电压值以及该IC芯片输出级驱动的传输线(PCB线和地返回路径)阻抗。5V电源电压的IC芯片驱动50Ω传输线时，吸纳的电流为100mA；3.3V电源电压的IC芯片驱动同样的50Ω传输线时，吸纳电流将减小到66mA；1.8V电源电压的IC芯片驱动同样的50Ω传输线时，吸纳电流将减小到36mA。由此可见，在公式V=Ldi/dt中，驱动电流从100mA减少到36mA可以有效地降低电压的瞬变V，因而也就降低了EMI。低压差分信号器件(LVDS)的信号电压摆幅仅有几百毫伏，可以想象这样的器件技术对EMI的改善将非常明显。
    电源系统的去耦也是一个值得特别关注的问题。IC输出级通过IC的电源管脚吸纳的电流都是由电路板上的去耦网络提供的。降低电源总线上电压下降的一种可行的办法是缩短去耦电容到IC输出级之间的分布路径。这样将降低“Ldi/dt”表达式中的“L”项。由于IC器件的上升时间越来越快，在设计PCB板时唯一可以实施的办法是尽可能地缩短去耦电容到IC输出级之间的分布路径。一种最直接的解决方法是将所有的电源去耦都放在IC内部。最理想的情况是直接放在硅基芯片上，并紧邻被驱动的输出级。对于IC厂商来说，这不仅昂贵而且很难实现。然而如果将去耦电容直接放在IC封装内的PCB板上，并且直接连接到硅基芯片的管脚，这样的设计成本增加得最少，对EMI控制和提高信号完整性的贡献最大。目前仅有少数高端微处理器采用了这种技术，但是IC厂商们对这项技术的兴趣正与日俱增，可以预见这样的设计技术必将在未来大规模、高功耗的IC设计中普遍应用。
    在IC封装内部设计的电容通常数值都很小(小于几百皮法)，所以系统设计工程师仍然需要在PCB板上安装数值在0.001uF到0.1uF之间的去耦电容，然而IC封装内部的小电容可以抑制输出波形中的高频成分，这些高频成分是EMI的最主要来源。
    传输线终端匹配也是影响EMI的重要问题。通过实现网络线的终端匹配可以降低或者消除信号反射。信号反射也是影响信号完整性的一个重要因素。从减小EMI的角度来看，串行终端匹配效果最明显，因为这种方式的终端匹配将入射波(在传输线上传播的原始波形)降低到了Vcc的一半，因而减小了驱动传输线所需的瞬时吸纳电流。这种技术通过减少“Ldi/dt”中的“di”项来达到降低EMI的目的。
    某些IC厂商将终端匹配电阻放在IC封装内部，这样除了能够降低EMI和提高信号完整性，还减少了PCB板上的电阻数目。检查IC芯片是否采用了这样的技术可以更加清楚IC的输出阻抗。当IC的输出阻抗同传输线的阻抗匹配时，就可以认为这样的传输线实现了“串联终端匹配”。值得注意的是串联终端匹配的IC采用了信号转换的反射模型。而在实际应用中如果沿传输线方向分布有多个负载，并且有非常严格的时序要求，这时串联终端匹配就可能不起作用。
    最后，某些IC芯片输出信号的斜率也受到控制。对大多数的TTL和CMOS器件来说，当它们的输出级信号发生切换时，输出晶体管完全导通，这样就会产生很大的瞬间电流来驱动传输线。电源总线上如此大的浪涌电流势必产生非常大的电压瞬变(V=Ldi/dt)。而许多ECL、MECL和PECL器件通过在输出晶体管线性区的高低电平之间的转换来驱动输出级，通常称之为非饱和逻辑，其结果是输出波形的波峰和波谷会被削平，因而减小了高频谐波分量的幅度。这种技术通过提升表达式“Ldi/dt”中的信号上升时间“dt”项来减小EMI。

总结
    通过仔细考察集成电路芯片的封装、引线结构类型、输出驱动器的设计方法以及去耦电容的设计方法，可以得出有益的设计规则，在电路设计中要注意选择和使用符合以下特征的电子元器件：
*外形尺寸非常小的SMT或者BGA封装；
*芯片内部的PCB是具有电源层和接地层的多层PCB设计；
*IC硅基芯片直接粘接在内部的小PCB上(没有绑定线)；
*电源和地成对并列相邻出现(避免电源和地出现在芯片的边角位置，如74系列逻辑电路)；
*多个电源和地管脚成对配置；
*信号返回管脚(比如地脚)与信号管脚之间均匀分布；
*类似于时钟这样的关键信号配置专门的信号返回管脚；
*采用可能的最低驱动电压(Vcc)，如相对于5V来说可以采用3.3V的驱动电压，或者使用低电压差分逻辑(LVDS)；
*在IC封装内部使用了高频去耦电容；
*在硅基芯片上或者是IC封转内部对输入和输出信号实施终端匹配；
*输出信号的斜率受控制。
    总之，选择IC器件的一个最基本的规则是只要能够满足设计系统的时序要求就应该选择具有最长上升时间的元器件。一旦设计工程师做出最终的决定，但是仍然不能确定同一工艺技术不同厂商生产的器件电磁干扰的情况，可以选择不同厂商生产的器件做一些测试。将有疑问的IC芯片安装到一个专门设计的测试电路板上，启动时钟运行和高速数据操作。通过连接到频谱分析仪或宽带示波器上的近场磁环路探针可以容易地测试电路板的电磁发射。



第二篇  实现PCB高效自动布线的设计技巧和要点
尽管现在的EDA工具很强大，但随着PCB尺寸要求越来越小，器件密度越来越高，PCB设计的难度并不小。如何实现PCB高的布通率以及缩短设计时间呢？本文介绍PCB规划、布局和布线的设计技巧和要点。 现在PCB设计的时间越来越短，越来越小的电路板空间，越来越高的器件密度，极其苛刻的布局规则和大尺寸的元件使得设计师的工作更加困难。为了解决设计上的困难，加快产品的上市，现在很多厂家倾向于采用专用EDA工具来实现PCB的设计。但专用的EDA工具并不能产生理想的结果，也不能达到100%的布通率，而且很乱，通常还需花很多时间完成余下的工作。
    现在市面上流行的EDA工具软件很多，但除了使用的术语和功能键的位置不一样外都大同小异，如何用这些工具更好地实现PCB的设计呢？在开始布线之前对设计进行认真的分析以及对工具软件进行认真的设置将使设计更加符合要求。下面是一般的设计过程和步骤。

1、确定PCB的层数
    电路板尺寸和布线层数需要在设计初期确定。如果设计要求使用高密度球栅阵列(BGA)组件，就必须考虑这些器件布线所需要的最少布线层数。布线层的数量以及层叠(stack-up)方式会直接影响到印制线的布线和阻抗。板的大小有助于确定层叠方式和印制线宽度，实现期望的设计效果。
    多年来，人们总是认为电路板层数越少成本就越低，但是影响电路板的制造成本还有许多其他因素。近几年来，多层板之间的成本差别已经大大减小。在开始设计时最好采用较多的电路层并使敷铜均匀分布，以避免在设计临近结束时才发现有少量信号不符合已定义的规则以及空间要求，从而被迫添加新层。在设计之前认真的规划将减少布线中很多的麻烦。

2、设计规则和限制
    自动布线工具本身并不知道应该做些什么。为完成布线任务，布线工具需要在正确的规则和限制条件下工作。不同的信号线有不同的布线要求，要对所有特殊要求的信号线进行分类，不同的设计分类也不一样。每个信号类都应该有优先级，优先级越高，规则也越严格。规则涉及印制线宽度、过孔的最大数量、平行度、信号线之间的相互影响以及层的限制，这些规则对布线工具的性能有很大影响。认真考虑设计要求是成功布线的重要一步。

3、元件的布局
    为最优化装配过程，可制造性设计(DFM)规则会对元件布局产生限制。如果装配部门允许元件移动，可以对电路适当优化，更便于自动布线。所定义的规则和约束条件会影响布局设计。
在布局时需考虑布线路径(routing channel)和过孔区域，如图
所示。这些路径和区域对设计人员而言是显而易见的，但自动布线工具一次只会考虑一个信号，通过设置布线约束条件以及设定可布信号线的层，可以使布线工具能像设计师所设想的那样完成布线。

4、扇出设计
    在扇出设计阶段，要使自动布线工具能对元件引脚进行连接，表面贴装器件的每一个引脚至少应有一个过孔，以便在需要更多的连接时，电路板能够进行内层连接、在线测试(ICT)和电路再处理。
    为了使自动布线工具效率最高，一定要尽可能使用最大的过孔尺寸和印制线，间隔设置为50mil较为理想。要采用使布线路径数最大的过孔类型。进行扇出设计时，要考虑到电路在线测试问题。测试夹具可能很昂贵，而且通常是在即将投入全面生产时才会订购，如果这时候才考虑添加节点以实现100%可测试性就太晚了。
    经过慎重考虑和预测，电路在线测试的设计可在设计初期进行，在生产过程后期实现，根据布线路径和电路在线测试来确定过孔扇出类型，电源和接地也会影响到布线和扇出设计。为降低滤波电容器连接线产生的感抗，过孔应尽可能靠近表面贴装器件的引脚，必要时可采用手动布线，这可能会对原来设想的布线路径产生影响，甚至可能会导致你重新考虑使用哪种过孔，因此必须考虑过孔和引脚感抗间的关系并设定过孔规格的优先级。

5、手动布线以及关键信号的处理
    尽管本文主要论述自动布线问题，但手动布线在现在和将来都是印刷电路板设计的一个重要过程。采用手动布线有助于自动布线工具完成布线工作。如图2a和图2b所示，通过对挑选出的网络(net)进行手动布线并加以固定，可以形成自动布线时可依据的路径。
    无论关键信号的数量有多少，首先对这些信号进行布线，手动布线或结合自动布线工具均可。关键信号通常必须通过精心的电路设计才能达到期望的性能。布线完成后，再由有关的工程人员来对这些信号布线进行检查，这个过程相对容易得多。检查通过后，将这些线固定，然后开始对其余信号进行自动布线。

6、自动布线
    对关键信号的布线需要考虑在布线时控制一些电参数，比如减小分布电感和EMC等，对于其它信号的布线也类似。所有的EDA厂商都会提供一种方法来控制这些参数。在了解自动布线工具有哪些输入参数以及输入参数对布线的影响后，自动布线的质量在一定程度上可以得到保证。
    应该采用通用规则来对信号进行自动布线。通过设置限制条件和禁止布线区来限定给定信号所使用的层以及所用到的过孔数量，布线工具就能按照工程师的设计思想来自动布线。如果对自动布线工具所用的层和所布过孔的数量不加限制，自动布线时将会使用到每一层，而且将会产生很多过孔。
    在设置好约束条件和应用所创建的规则后，自动布线将会达到与预期相近的结果，当然可能还需要进行一些整理工作，同时还需要确保其它信号和网络布线的空间。在一部分设计完成以后，将其固定下来，以防止受到后边布线过程的影响。
    采用相同的步骤对其余信号进行布线。布线次数取决于电路的复杂性和你所定义的通用规则的多少。每完成一类信号后，其余网络布线的约束条件就会减少。但随之而来的是很多信号布线需要手动干预。现在的自动布线工具功能非常强大，通常可完成100%的布线。但是当自动布线工具未完成全部信号布线时，就需对余下的信号进行手动布线。

7、自动布线的设计要点包括：
    7.1 略微改变设置，试用多种路径布线；
    7.2 保持基本规则不变，试用不同的布线层、不同的印制线和间隔宽度以及不同线宽、不同类型的过孔如盲孔、埋孔等，观察这些因素对设计结果有何影响；
    7.3让布线工具对那些默认的网络根据需要进行处理；
    7.4信号越不重要，自动布线工具对其布线的自由度就越大。

8、布线的整理
    如果你所使用的EDA工具软件能够列出信号的布线长度，检查这些数据，你可能会发现一些约束条件很少的信号布线的长度很长。这个问题比较容易处理，通过手动编辑可以缩短信号布线长度和减少过孔数量。在整理过程中，你需要判断出哪些布线合理，哪些布线不合理。同手动布线设计一样，自动布线设计也能在检查过程中进行整理和编辑。

9、电路板的外观
    以前的设计常常注意电路板的视觉效果，现在不一样了。自动设计的电路板不比手动设计的美观，但在电子特性上能满足规定的要求，而且设计的完整性能得到保证







第三篇 布局布线技术的发展

摘要：随着微孔和单片高密度集成系统等新硬件技术的应用，自由角度布线、自动布局和3D布局布线等新型软件将会成为电路板设计人员必备的设计工具之一。
    在早期的电路板设计工具中，布局有专门的布局软件，布线也有专门的布线软件，两者之间没什么联系。随着球栅阵列封装的高密度单芯片、高密度连接器、微孔内建技术以及3D板在印刷电路板设计中的应用，布局和布线已越来越一体化，并成为设计过程的重要组成部分。
    自动布局和自由角度布线等软件技术已渐渐成为解决这类高度一体化问题的重要方法，利用此类软件能在规定时间范围内设计出可制造的电路板。在目前产品上市时间越来越短的情况下，手动布线极为耗时，不合时宜。因此，现在要求布局布线工具具有自动布线功能，以快速响应市场对产品设计提出的要求。

1、设计约束条件
    由于要考虑电磁兼容(EMC)及电磁干扰、串扰、信号延迟和差分对布线等高密度设计因素，布局布线的约束条件每年都在增加。例如，在几年前，一般的电路板仅需6个差分对来进行布线，而现在则需600对。在一定时间内仅依赖手动布线来实现这600对布线是不可能的，因此自动布线工具必不可少。
    尽管与几年前相比，当今设计中的节点(net)数目没有大的改变，只是硅片复杂性有所增加，但是设计中重要节点的比例大大增加了。当然，对于某些特别重要的节点，要求布局布线工具能够加以区分，但无需对每个管脚或节点都加以限制。

2、自由角度布线
    随着单片器件上集成的功能越来越多，其输出管脚数目也大大增加，但其封装尺寸并没随之扩大。因此，再加上管脚间距和阻抗因素的限制，这类器件必须采用更细的线宽。同时产品尺寸的总体减小也意味着用于布局布线的空间也大大减小了。在某些消费类产品中，底板的大小与其上器件大小相差无几，元件占据的板面积高达80%。
    某些高密度元件管脚交错，即使采用具45°布线功能的工具也无法进行自动布线。尽管45°布线工具能对某些恰成45°的线段进行完美的处理，但自由角度布线工具具有更大的灵活性，并能最大程度提高布线密度。
    拉紧(pull-tight)功能使每个节点在布线后自动缩短以适应空间要求，它能大大降低信号延迟，同时降低平行路径数，有助于避免串扰的产生。
    尽管自由角度设计具有可制造性，并且性能良好，但是这种设计会导致主板看起来不如以前的设计美观。主板设计在上市时间之后，就可能不再是一件艺术品了。

3、高密度器件
    最新的高密度系统级芯片采用BGA或COB封装，管脚间距日益减小。球间距已低至1mm，并且还会继续降低，导致封装件信号线不可能采用传统布线工具来引出。目前有两种方法可解决这个问题：一是通过球下面的孔将信号线从下层引出；二是采用极细布线和自由角度布线在球栅阵列中找出一条引线通道。对这种高密度器件而言，采用宽度和空间极小的布线方式是唯一可行的，只有这样，才能保证较高的成品率。现代的布线技术也要求能自动地应用这些约束条件。
    自由布线方法可减少布线层数，降低产品成本。同时也意味着在成本不变的情况下，可以增加一些接地层和电源层来提高信号完整性和EMC性能。

4、下一代电路板设计技术
    微孔等离子蚀刻技术在多层板，尤其是在蜂窝电话和家用电器中的应用大大改变了对布局布线工具的要求。采用等离子蚀刻法在路径宽度内添加一个新孔不会导致底板本身或制造成本的增加，因为对等离子蚀刻法而言，制作一千个孔的成本与制作一个孔的成本一样低廉(这与激光钻孔法大不一样)。这就要求布线工具具有更大的灵活性，它必须能够应用不同的约束条件，能适应不同的微孔和构建技术的要求。
    元件密度的不断增加也对布局设计产生了某些影响。布局布线工具总是假设板上有足够的空间让元件拾放机来拾放表面安装元件，而不会对板上已有元件产生影响。但是元件顺序放置会产生这样一个问题，即每当放置一个新元件后，板上每个元件的最佳位置都会发生改变。
    这就是布局设计过程自动化程度低而人工干预程度高的原因。尽管目前的布局工具对依次布局的元件数没什么限制，但是某些工程师认为布局工具用于依次布局时实际上是受到限制的，这个限制大约为500个元件。还有一些工程师认为当在一个板上放置的元件多达4,000个时，会产生很大问题。
    同顺序算法技术相比，并行布局技术能实现更好的自动布局效果。因此，当Zuken收购Incases公司后，Incases的并行布局技术使Zuken获益非浅。

5、三维布局
    3D工具针对目前应用日益广泛的异形和定形板进行布局布线。如 Zuken的Freedom最新工具采用三维底板模型来进行元件的空间布局，随后再进行二维布线。此过程也能告知：此板是否具备可制造性？
    将来，诸如在两个不同层上采用阴影差分对的设计方法将会变得日益重要，布线工具也必须能处理这种设计，而且信号速率也将会继续提高。
    目前也出现了将布局布线工具同用于虚拟原型的高级仿真工具集成起来的工具，如Zuken的Hot Stage工具，所以即使在虚拟原型时也能对布线问题进行考虑。
    现在，自动布线技术已极为普及。我们相信，自由角度布线、自动布局和3D布局等新型软件技术也会同自动布线技术一样成为底板设计人员的日常设计工具，设计人员可用这些新工具来解决微孔和单片高密度集成系统等新型硬件技术问题。 ]]> http://caotang.za.org/blog/read.php?161 清明远布 <> Fri, 26 Aug 2005 04:15:06 +0000 http://caotang.za.org/blog/read.php?161
1、"层(Layer) "的概念
与字处理或其它许多软件中为实现图、文、色彩等的嵌套与合成而引入的"层"的概念有所同，Protel的"层"不是虚拟的，而是印刷板材料本身实实在在的各铜箔层。现今，由于电子线路的元件密集安装。防干扰和布线等特殊要求，一些较新的电子产品中所用的印刷板不仅有上下两面供走线，在板的中间还设有能被特殊加工的夹层铜箔，例如，现在的计算机主板所用的印板材料多在4层以上。这些层因加工相对较难而大多用于设置走线较为简单的电源布线层（如软件中的Ground Dever和Power Dever），并常用大面积填充的办法来布线（如软件中的ExternaI P1a11e和Fill）。上下位置的表面层与中间各层需要连通的地方用软件中提到的所谓"过孔（Via）"来沟通。有了以上解释，就不难理解"多层焊盘"和"布线层设置"的有关概念了。举个简单的例子，不少人布线完成，到打印出来时方才发现很多连线的终端都没有焊盘，其实这是自己添加器件库时忽略了"层"的概念，没把自己绘制封装的焊盘特性定义为"多层（Mulii一Layer）的缘故。要提醒的是，一旦选定了所用印板的层数，务必关闭那些未被使用的层，免得惹事生非走弯路。

2、过孔(Via)
为连通各层之间的线路，在各层需要连通的导线的文汇处钻上一个公共孔，这就是过孔。工艺上在过孔的孔壁圆柱面上用化学沉积的方法镀上一层金属，用以连通中间各层需要连通的铜箔，而过孔的上下两面做成普通的焊盘形状，可直接与上下两面的线路相通，也可不连。一般而言，设计线路时对过孔的处理有以下原则：
（1） 尽量少用过孔，一旦选用了过孔，务必处理好它与周边各实体的间隙，特别是容易被忽视的中间各层与过孔不相连的线与过孔的间隙，如果是自动布线，可在"过孔数量最小化" （ Via Minimiz8tion）子菜单里选择"on"项来自动解决。
（2） 需要的载流量越大，所需的过孔尺寸越大，如电源层和地层与其它层联接所用的过孔就要大一些。

3、丝印层（Overlay）
为方便电路的安装和维修等，在印刷板的上下两表面印刷上所需要的标志图案和文字代号等，例如元件标号和标称值、元件外廓形状和厂家标志、生产日期等等。不少初学者设计丝印层的有关内容时，只注意文字符号放置得整齐美观，忽略了实际制出的PCB效果。他们设计的印板上，字符不是被元件挡住就是侵入了助焊区域被抹赊，还有的把元件标号打在相邻元件上，如此种种的设计都将会给装配和维修带来很大不便。正确的丝印层字符布置原则是："不出歧义，见缝插针，美观大?quot;。

4、SMD的特殊性
Protel封装库内有大量SMD封装，即表面焊装器件。这类器件除体积小巧之外的最大特点是单面分布元引脚孔。因此，选用这类器件要定义好器件所在面，以免"丢失引脚（Missing Plns）"。另外，这类元件的有关文字标注只能随元件所在面放置。

5、网格状填充区（External Plane ）和填充区(Fill)
正如两者的名字那样，网络状填充区是把大面积的铜箔处理成网状的，填充区仅是完整保留铜箔。初学者设计过程中在计算机上往往看不到二者的区别，实质上，只要你把图面放大后就一目了然了。正是由于平常不容易看出二者的区别，所以使用时更不注意对二者的区分，要强调的是，前者在电路特性上有较强的抑制高频干扰的作用，适用于需做大面积填充的地方，特别是把某些区域当做屏蔽区、分割
区或大电流的电源线时尤为合适。后者多用于一般的线端部或转折区等需要小面积填充的地方。

6、焊盘( Pad)
焊盘是PCB设计中最常接触也是最重要的概念，但初学者却容易忽视它的选择和修正，在设计中千篇一律地使用圆形焊盘。选择元件的焊盘类型要综合考虑该元件的形状、大小、布置形式、振动和受热情况、受力方向等因素。Protel在封装库中给出了一系列不同大小和形状的焊盘，如圆、方、八角、圆方和定位用焊盘等，但有时这还不够用，需要自己编辑。例如，对发热且受力较大、电流较大的焊盘，可自行设计?quot;泪滴状"，在大家熟悉的彩电PCB的行输出变压器引脚焊盘的设计中，不少厂家正是采用的这种形式。一般而言，自行编辑焊盘时除了以上所讲的以外，还要考虑以下原则：
（1）形状上长短不一致时要考虑连线宽度与焊烫囟ū叱さ拇笮〔钜觳荒芄　螅?br>
（2）需要在元件引角之间走线时选用长短不对称的焊盘往往事半功倍；
（3）各元件焊盘孔的大小要按元件引脚粗细分别编辑确定，原则是孔的尺寸比引脚直径大0．2- 0．4毫米。

7、各类膜（Mask）
这些膜不仅是PcB制作工艺过程中必不可少的，而且更是元件焊装的必要条件。按"膜"所处的位置及其作用，"膜"可分为元件面（或焊接面）助焊膜（TOp or Bottom 和元件面（或焊接面）阻焊膜（TOp or BottomPaste Mask）两类。顾名思义，助焊膜是涂于焊盘上，提高可焊性能的一层膜，也就是在绿色板子上比焊盘略大的各浅色圆斑。阻焊膜的情况正好相反，为了使制成的板子适应波峰焊等焊接形式，要求板子上非焊盘处的铜箔不能粘锡，因此在焊盘以外的各部位都要涂覆一层涂料，用于阻止这些部位上锡。可见，这两种膜是一种互补关系。由此讨论，就不难确定菜单中类似"solder Mask En1argement"等项目的设置了。

8、飞线，飞线有两重含义：
（1）自动布线时供观察用的类似橡皮筋的网络连线，在通过网络表调入元件并做了初步布局后，用"Show 命令就可以看到该布局下的网络连线的交叉状况，不断调整元件的位置使这种交叉最少，以获得最大的自动布线的布通率。这一步很重要，可以说是磨刀不误砍柴功，多花些时间，值！
另外，自动布线结束，还有哪些网络尚未布通，也可通过该功能来查找。找出未布通网络之后，可用手工补偿，实在补偿不了就要用到"飞线"的第二层含义，就是在将来的印板上用导线连通这些网络。要交待的是，如果该电路板是大批量自动线生产，可将这种飞线视为0欧阻值、具有统一焊盘间距的电阻元件来进行设计.


第二篇 避免混合讯号系统的设计陷阱

内容:要想成功的运用现在的SOC，板级和系统级设计师必须了解如何最好地放置元件，布置走线，以及利用保护元件。

它们被称为数码式蜂窝电话，但其中所包含的模拟功能，比较起所谓的模拟蜂窝电话之前度品种还要多。事实上，需要处理连续状态值（例如语音，影像，温度，压力等）的任何系统，都会有它的模拟功能，那怕是在其名字里出现数码式这个词语。今天的多媒体PC也毫无例外，它们有着语音和影像的输入和输出，对发热的中央处理机进行迫切的温度监示，以及高性能调制解调器，这些系统同样地，其混合讯号功能清单上的项目也愈来愈多。
两种系统的趋势对於进行混合设计的人们来说，又带来了新的挑战。便携式通讯和运算器件的体积重量不断减少，但又不断地推高功能。而桌面系统又不断提高中央处理机能力和通讯周边的速度。肯定的是，在设计现代的数码电路板同时又要避免振铃、噪声引致的差错，和地电位跳动等问题，实在相当困难的。但是，当你添加那些易受噪声影响的模拟讯号线路逼近於方波激励的数码式数据线路，问题更为严重。
在芯片级，现时的SOC（芯片上的系统）需要有逻辑电路、模拟电路，以及热动力学设计方面的专才。要成功地使用这些IC，板级和系统级设计师需要了解如何最好地放置元件，布置走线，以及利用保护元件。
本文讲述的是现时混合讯号系统设计中的常见陷阱，并提供一些指引以清除或移开它们。不过，在探讨特定问题和作出提议之前，先详细看看系统设计的两种潮流-小型化和高速化-如何影响这些问题，会有很大的帮助。

1、 "小型化"的趋势
拿1999年的蜂窝电话与五年前的产品作个比较，芯片数目少得很多，重量和体积大幅减少，电池寿命大幅延长。在这个进程中，主要因素是混合讯号IC解决方案中有很大进展。不过，随着芯片几何尺寸的缩减，电路板上布线的间距趋近，物理学的规律开始呈现出来。并行的走线愈来愈接近产生了愈来愈大寄生电容耦合，而这简直是和距离平方成反比关系的结果，以前只有少数几根走线的空间，现在纳入了许多走线，结果，甚至是不相邻的走线之间的电容性耦合也会构成问题。
蜂窝电话，由其性质所决定，是被人拿着使用的设备。在低温度的日子里，你正在地毯上走来走去，然後拿起蜂窝电话，接?quot;啪"-这就会把一个高电压，静电放电（ESD）脉冲传到这个设备那里。如果没有适当的ESD保护，一个或多个IC有可能受到损坏。不过，增添外部元件来保护ESD的破坏又会与小型化趋势相违背。
另一个问题是能源管理，蜂窝电话用户希望电池的两次充电之间隔愈长愈好。这意味着DC-?DC转换器必须是很高效率的。开关技术是它的答案，但在此情况下，转换器也成了它自己的潜在噪声源。所以必须小心选择、放置转换器，也要小心进行互连。还有，由於体积是不可忽视的因素，应该选择可以采用物理尺寸最小的无源元件的那种部件。如果采用线性稳压器的话，应该挑选超低压差式的，可让输出维持於最小电池电压。这就能让电池不再提供足够电能之前尽行地放电。

2、 "高速化"趋势
将1999年中档PC的规格与五年前的相比较，它的中央处理机速度提高了大约一个数量级，而由CPU消耗的电流也提高了约一个数量级。当你将高速度和大电流结合一起，V=L（di/dt）关系式中的"di/dt"部份大幅地提高。事实上，电路板中半寸长的地线可能会感应起超过1伏特的电压於其上。对於转换器来说，地电位参考线会感应电压的话，可能导致运作停止。
为要达致这些更高的速度，IC在设计和制造上都采用深度次微米尺寸（例如0.35μm）。这虽然缩减了几何尺寸而得到快得多的性能，但也会令这些器件更容易招致锁上（latch-up）及由瞬变引起的损害。而且，这些器件也要求更紧逼的能源管理以符合愈来愈严格的允许电压范围。
现时的10／100Ethernet网络介面卡（NIC）就是良好的例子，原来的10Base－T芯片是大尺寸的CMOS器件，对於过电压损坏相对地是不那麽敏感的。然而，新型的芯片采用了0.35μm的线宽，对於锁上以及因瞬变而失效非常敏感-因电能引致和雷电引致的瞬变。
现代的服务器，具有SMP（对称多处理能力）的体系结构，以及CPU以500MHz或以上的频率来运作，就是能源分布挑战方面的好例子。你不可以简单地建造一个5V电源并把布线引到相应的总线。以500MHz上限达20A或30A的电流开关，它要求於每个使用点（point-of-use）实际上有独立的转换器，还加上一个更大的一级电压源对这些转换器的全部进行供电。
趋势要求具有热交换（hotswap）的能力，意味着你要能做到在现用系统里插入或除下电路板。这样做也是预告会有瞬变产生的。如此一来，无论插入的板抑或主板都必须有适当的保护作用。
无论小型化或高速化的趋势都有其独特的问题。例如，大电流能源分布对於小型、便携、手持式设备来说，就不是个大问题。而对於桌面电脑和服务器来说，延长的电池寿命也不会成为问题。不过，锁上和瞬变引致的损坏，在上述两方面都成为问题。

3、锁上和瞬变对深度次微米IC从线宽的瞬变恶化了关於过电压状态的敏感性，意味着你要聪明一点，对这些器件进行保护，但同时又不要影响它们的性能。
在一个保护输入里，任何保护元件於正常运作下都必须呈现为一个高阻抗电路。它必须加载尽可能小的电容负荷，例如，假定它是对正常输入讯号加入小小效应的话。不过，在过电压的一瞬间，那同一个器件必须成为该瞬变电能的主要通路，将它从受保护器件的输入中引开。还有，保护器件的承受电压应该高於它保护的引脚上的最大允许电压。同理，它的箝位电压要足够低，以防止受保护器件的损坏，这是由於在瞬变情况下，输入上的电压会是保护器件的箝位电压。
以前，瞬变电压抑制（TVS）二极管在印刷电路板上有效地将瞬变箝位。传统的（TVS）二极管是固态PN结器件，低至5V的电压也工作得很好。它们有快速的响应时间，低的箝位电压，高的电流浪涌能力-全都是所希望的特性。不过，传统TVS二极管的问题是低於5V以下会抬起它的头。在这里，它们所采用的雪崩技术是个障碍。要在5V以下达致Stand-off电压，要采用高度的掺杂（在1018/cm-3或以上）。这反过来，又会引致更高的电容和漏电电流，两者都会损害高性能的。传统的TVS二极管具有电压相关的电容，随电压减少而增加。例如，在5V下，典型的ESD保护二极管会有400pF的结电容。我们可以想像一下，这样的电容性负载加於100Base－TEthernet发射器或接收器的输入节点，或加於通用串行总线（USB）输入，会有甚麽问题。而且，这些正正是最需要进行瞬变保护的那些电路类型。
低於5V电压的情况下，传统的TVS二极管并非真正的选项。但这也不是说你再无可选择的了。由加州伯克莱大学和Semtech公司（加州NewburyPark市）共同开发的一种新技术，提供了一直低至2.8V工作电压的瞬变和ESD保护。你可以在一系列的TVS器件中去选定一种，具有合适的电容，stand-off电压，和箝位电压来符合自己系统的要求。之後，还要考虑应把该器件放在板上的甚麽地方，如何给电路板布线等问题。
在保护通路中的寄生电感会引起高电压的过冲及令IC损坏。在快速上升时间瞬变的情况尤甚，例如ESD。由ESD感应起的瞬变，据IEC1000-4-2的定义，会在不到1纳秒（ns）内到达它的峰值。以走线电感20nH／寸来计算，4份1寸走线自10A脉冲会引起50V的过冲。
你必须考虑所有可能的感应通路，包括地线返回通路，在TVS和保护线路之间的通路，以及由连接器至TVS器件的通路。而且，TVS器件应该尽可能地靠近连接器放置，以便将瞬变耦合到靠近的其他走线。一块10／100Ethernet板是需要进行瞬变保护的子系统。在Ethernet交换器和路由器中所用的器件是暴露在高能量，雷电感应瞬变之下的。而所用的深度次微米IC在设计上对过电压锁上又是极度敏感的。在典型系统里，每个端口所用的双绞线对介面由两个不同的讯号对所组成-一对用於发射器，另一对用於接收器。发射器输入通常是最容易受到损坏的，在一个线路对中会出现有差异的致命性放电，并且透过变压器以电容性地耦合到EthernetIC。
有一种情况是，讯号频率很高（100Mbit/s）而供电电压又低（典型是3.3V），保护器件必须有很低的容性负载，而其stand-off电压远低於5V。还有另一种情况，其中在保护通路中的寄生电感可以导致很大的电压过冲。为使效率提到最高，电路板的布线应该是，保护器和受保护线路之间的通路必须减至最低，而在RJ45连接器和保护器之间的通路长度也减至最低。

4、热交换／即插即用
愈来愈多的系统其设计是，在系统仍然加电期间，允许插板或插头随时插入和拔除。那些插板或插头会插入到或拔除自带有讯号，电源线和地线的插座，而且有很高机会产生瞬变。此外，该系统还能够动态地调整其电源，以适应突然增加或减少的电流负载。
蜂窝电话或其他可携电子设备会无心地带电期间插入到或拔除自充电的系统。这同样也会产生瞬变。在这里，除了瞬变保护之外，还需要有能源管理以适应突然增加或减少的电流负载。
USB介面的设计，是给桌面系统与周边设备之间，提高一种高速的串行介接能力。还有，UB介面有一根电压供电线，可用来给连接着的周边设备供电。如果没有负载插入到USB插座里，它就是个开路的插座。由人体静电对该插座感应的ESD脉冲放电，会导通至电路板上，并会轻易地损坏USB控制器。你必须确保这种高速总线里，无论数据线抑或电源线都采取了保护。并且，尽管能源管理已被写入到USB的规格中，但ESD的保护却还没有。
TVS器件可以用来提供适当的ESD保护。元件的放置和通路的长度仍然是重要的设计问题。同样的排布指南应该仔细参详。务令TVS和受保护线之间的通路变短，并且务令TVS器件尽可能靠近端口连接器。按照USB规格的需要，应该采用固体电路能源分发开关器进行能源管理。在PC主机中，它们提供短路电流保护和差错报告给控制器IC。在USB周边设备中，它们用来进行端口切换，差错报告和供电电压斜降控制。

5、能源分配
如果将PC的电流量变化与10年前的相比，增幅之大实在令人惊诧。再加上时钟频率的大幅增加，使得PC和服务器处於极高的di/dt环境之下。例如，若L为2.5μH及C等於4×1500μF，在负载上的瞬变其数量级为200mV峰对峰值，恢复时间50微秒。使问题更复杂的还有令CPU进入睡眠之类的模式，然後迅速地唤醒起来，所产生的瞬变是每微秒20至30A的范围，因而变成为能源管理上的头痛问题。
从转换器观点来看，di/dt的值左右了对输出电容的选择，更特定地是电容的等效串联电阻（ESR）和等效串联电感（ESL）。低频运作的转换器需要用大的电容量来存储两个工作周期之间的电荷，这就要采用电解电容。这些电解电容虽然有很大的电容量，但随之而来也有大的ESR和ESL，两者都有违设计者心意的。此外，电解电容体积很大，不适合於表面安装技术和紧凑的封装。
有一种代替的办法可以降低ESR和ESL的值，简化生产过程，减少实际体积。方法是采用稍高频率的转换器，你就可以选择陶瓷电容来代替电解电容，并且得到上述的优点。同时，藉着采用多相转换器的方案，你更可将负载需求分担开来，每个转换器只需较少的输入电容，同时又能提供相同总量的电流能力。它的另一个优点是降低了输入纹波电流。在单相转换方案中，输入纹波电流等於输出的纹波电流之半。由此，对20A系统而言，其输入纹波电流是10A。但是，对於四相转换器方案，例如说，就会在这四个转换器中平分这种输出电流。现在每个供电为5A，而它们的输入纹波电流为2A。这就可以采用更小型，更便宜的输入电容器。
DellComputers公司（德州RoundRock市）替它的高速电脑和服务器系列开发了一种分立式，多相脉宽调制（PWM）控制器和反向DC-to-DC转换器。其设计是要符合Intel公司的高级PentiumCPU之紧迫电能／能源管理的要求。该电路自此已由Semtech公司应Dell的要求加以集成起来。采取了多相控制器和转换器的方案之後，你就要特别注意电路板的布线问题。高频下的大电流开关会影响地平面有电压的差异。电路的大电流部份应该先行布线，你应该采用地平面（groundplate），或应该引入隔离或半隔离地平面区域，限制地电流进入特定区域。由输入电容器和高端及低端驱动器输出FET形成的回路包含了全部大电流，快速瞬变开关。连接上应宽即宽及应短则短，以减少回路电感。这样做就会降低电磁干扰（EMI），降低地注入的电流，并将源振铃减至最小以得到更可靠的门电路开关讯号。
在上述两个FET接合点与输出电感器之间的连接，应该是宽的径迹，同时尽可能地短。输出电容器应该尽可能靠近负载放置。快速瞬变负载电流是由这个电容器提供的，所以，连接线应该既宽且短，以便把电感和电阻减至最小。
控制器最好置於宁静地平面区域内，避免输入电容器和FET回路中的脉冲电流流入这个区域。高低端地电位参考引脚应该返回到极接近控制放大器封装的地那里。小讯号模拟地和数码地应该连接到其中一个输出电容器的地端。决不可以返回到在输入电容／FET回路内部的地。电流感测电阻回路应该保持尽可能的短。

6、聪明地工作
虽然上面的例子说明了一些方法，可预知和避免混合讯号系统的某些陷阱，但这决不是巨细无遗的。每个系统都有其自己的挑战事项，而每个设计师都有其独特的障碍要跳越。无论对付的是更困难的保护，或更严格的能源管理，选择恰当的元件是首先进行的事情。在挑战转换器，转换器控制器和TVS保护器件方面，有很广泛的选择范围。把它们放置於电路板上的正确地方就会显出能源管理和保护方面有效与否的差别。深思熟虑的布线和地平面的配置则是第叁方面的关键问题。用於低压电路的TVS 电压低於5V时，传统的PN结型TVS实际上完全不起作用。不过，有一种增强式穿通二极管（EPD），由加州柏克莱大学和Semtech公司研制出来。
和雪崩式TVS二极管传统的PN结构不同，这种EPD器件采用了更复杂的n+p+p-n+四层结构。它在p+和P-层采用轻掺杂，防止反向偏置的n+p+结会进入雪崩状态。
选择npn结构而不是pnp结构，是因为它有更高的电子迁移率和改进的箝位特性。藉着小心架构制造P-基区，结果得到的器件於2.8V至3.3V电压范围内，取得了出色的漏电，箝位和电容特性。

7、饱胃口极大的Pentium
Intel的PentiumⅡ规格里，要求在500ns内电流由5A增高至20A，转换率为每微秒30A。而SemteckSC1144多相PWM控制器的能力还胜於任务所要求的。它提供了对多达四个反向DC-to-DC转换器的控制，得到所需的速度和精度。内建的5位元DAC可让输出电压作编程输出，由1.8至2.05V按50mV增量进行，由20至3.5V按100mV增量进行。
这种多相技术产生了由90度相移分开的四个精确输出电压。然後，这四个经数码式相移的输出一起求和，以得到所需的输出电压和电流容量。以每个转换器工作於2MHz来看，设计师可以采用陶瓷电容而非电解电容，并且得到体积小，可表面安装，以及更低的ESR和ESL的好处。


第三篇 信号隔离技术

信号隔离使数字或模拟信号在发送时不存在穿越发送和接收端之间屏障的电流连接。这允许发送和接收端外的地或基准电平之差值可以高达几千伏，并且防止了可能损害信号的不同地电位之间的环路电流。信号地的噪声可使信号受损。隔离可将信号分离到一个干净的信号子系统地。在另一种应用中，基准电平之间的电连接可产生一个对于操作人员或病人不安全的电流通路。信号的性质可以为电路设计人员指明系统可考虑的那些正确的IC。
第一类隔离器件依赖于无发送器和接收器来跨越隔离屏障。这种器件曾用于数字信号，但线性化问题迫使模拟信号隔离采用变压器，用调制载波使模拟信号跨越这个屏障。变压器怎么说总是难弄的，而且通常不可能制成IC，所以想出了用电容器电路来耦合调制信号以跨越屏障。作用在隔离屏障上的高转换率瞬态电压可做为单电容屏障器件的信号，所以已开发出双电容差分电路以使误差最小。现在电容屏障技术已应用在数字和模拟隔离器件中。

1、隔离串行数据流隔离数字信号有很大选择范围。假若数据流是位串行的，则选择方案范围从简单光耦合器到隔离收发器IC。主要设计考虑包括：
·所需的数据速率
·系统隔离端的电源要求
·数据通道是否必须为双向
基于LED的光耦合器是用于隔离设计问题的第一种技术。现在有几件基于LED IC可用，其数据速率为10Mbps及以上。一个重要的设计考虑是LED光输出随时间减小。所以在早期必须为LED提供过量电流，以使随时间推移仍能提供足够的输出光强。因为在隔离端可能提供电很有限，所以需要提供过量电流是一个严重的问题。因为LED需要的驱动电流可以大于从简单逻辑输出级可获得的电流，所以往往需要特殊的驱动电路。
对于高速应用和在逻辑信号控制下使数据流反向转送的情况，可用Burr-Brown公司的ISO 150数字耦合器。图1示出ISO150的双向应用电路。通道1控制通道2的传送方向，并配置为从A端传送到B端。加到DIA引脚的信号确定信号的流向。送到B端的高电平把通道2的那一端置为接收模式。而加到通道2A端Mode引脚的低电平则把通道置成发送模式。方向信号的状态在隔离屏障的两边都有。此电路可工作在80MHz的数据率下。
位串行通信的第二种变形是正在发展中的差分总线系统装置。这些系统由RS-422、RS-485和CANbus标准描述。某些系统很幸运地具有公共地，而很多系统具有不同电位的结点。当两结点相隔一定距离时，情况就更是如此。Burr-Brown公司的ISO 422是设计成用于可有这些应用的集成全双工隔离收发器。此收发器可配制为半双工和全双工（见图2）。传输率可达2.5Mbps。此器件甚至还包含了环路（Loop-back）测试功能，所以每个结点都可执行自测试功能。在此模式期间，总线上的数据被忽略。

2、隔离并行数据总线系统
并行数字数据总线的隔离将增加三个更主要的设计参量：
·总线的位宽度
·容许的偏移度
·时钟速度要求
用一排光耦合器可完成这种任务，但支持电路可能很庞杂。光耦合器之间的传播时间失配将导致数据偏移，从而引起在接收端的数据误差。为使这种问题减至最小，ISO508隔离数字耦合器（图3）支持在输入和输出端的双缓冲数据缓存。这种配置将以2MBps的速率传输数据。
ISO508有两种工作模式。当CONT引脚被置成低态时，在LE1信号的控制下，数据以同步模式被传送穿越屏障。在LE1高态时，数据从输入引脚传送到输入锁存。当LE1变低态时，数据字节开始传输穿越屏障。在此时间，输入引脚可用于下一代数据字节。在此模式下，可传送的数据率可达2MBps。
当CONT引脚被置成高态时，数据在器件内部20MHz时钟的控制下被跨越屏障发送。数据传输对外部锁存使能信号是异步的。数据以串行形式从输入锁存被选通到输出锁存。在一个字节传输完成后，整个字节移入输出锁存，输出锁存将对已传输的数据字节去偏移。对于完整的8位字节，传播延迟将小于1ms。

3、模拟信号隔离
在很多系统中，模拟信号必须隔离。模拟信号所考虑的电路参量完全不同于数字信号。模拟信号通常先要考虑：
·精度或线性度
·频率响应
·噪声考虑
电源要求，特别是对输入级，也应该关注隔离放大器的基本精度或线性度不能依靠相应的应用电路来改善，但这些电路可降低噪声和降低输入级电源要求。
Burr-Brown的ISO124使模拟隔离简化。输入信号被占空度调制并以数字方式发送跨过屏障。输出部分接收被调制的信号，把它变换回模拟电压并去掉调制/解调过程中固有的纹波成分。由于对输入信号的调制与解调，所以应遵循采样数据系统的一些限制。调制器工作在500kHz的基频上，所以高于250kHz Ngquist频率的输入信号在输出中呈现较低的频率分量。
尽管输出级去掉了输出信号中载波频率的大多数，但仍然有一定量的载波信号存在。图4示出了降低系统其余部分中高频噪声污染的组合滤波方法。电源滤波器能显著地降低从电源引脚窜入的噪声。输出滤波器是一个Q为I、3dB频率为50kHz的二极Sallen-key级。这使输出纹波降低5倍。
对隔离电压的另一问题是输入级所需的功率。输出级通常以机壳或地为基准，而输入通常浮动在另一个电位上。因此，输入级的电源也必须隔离。通常用一个单电源，而不是理想中使用的+15V和-15V电源。图5示出在ISO124输入级的一个单电压电源结合使用1NA2132双差分放大器，可将摆幅提升到输入信号电平的全范围。唯一的要求是输入端电源电压保持大于9V，这是ISO124输入电压所需要的。
INA2132的下半部产生一个VS+电源的一半的输出电压。此电压用作INA2132另一半的REF引脚和ISO124的GND输入是伪地。INA2132的差分输入信号的摆幅可以高于或低于新参考电平。ISO124的输出与输入一样，将是完全双极性的。

4、隔离用的多功能IC
新的多功能数据采集IC使设计人员有机会在跨越隔离屏时完成多个任务。一个完整的数据采集器件可包含多路模拟开关，可编程增益仪表放大器、A/D转换器和一个或多个数字I/O通道。所有这些功能都是通过一个串行数据口进行控制的。Burr-Brown公司的ADS7870就是这样的一种器件。ADS7870与ISO150一起工作得很好，并示于图6。
在此应用中，ADS7870的每个可编程功能都置于主微处理器的控制之下，而该微处理器本身的控制是通过串行通信口写命令到寄存器来实现的。控制特性包括：
·多路器的选择
·4个差分通道或8个单端通道
·可编程仪表放大器的增益设置，1～20
·12位A/D转换的初始化
此器件的4条数字I/O线也是有用的，可被个别地规定为报告数字信号的状态或输出数字信号。这允许隔离某些支持功能，如通过同一ISO150扩展信号多路器的电平或错误标志读出。

结语
有很多器件可供设计人员选用，并使用在系统中地电位有很大差别的设计中。每一种器件都是针对独特系统要求而设计的。新器件性能集成的高水平使得跨越隔离屏障能实现从前做不到的更复杂的操作。


第四篇 高速数字系统的串音控制

内容：在高频电路中，串音可能是最难理解和预测的，但是，它可以被控制甚至被消除掉。
随着切换速度的加快，现代数字系统遇到了一系列难题，例如：信号反射、延迟衰落、串音、和电磁兼容失效等等。当集成电路的切换时间下降到5纳秒或4纳秒或更低时，印刷电路板本身的固有特性开始显现出来。不幸的是，这些特性是有害的，在设计过程中应该尽量设法避开。
在高频电路中，串音可能是最难理解和预测的，但是，它可以被控制甚至被消除掉。

1、串音由何引起？
当信号沿着印刷电路板的布线传播时，其电磁波也沿着布线传播，从集成电路芯片一端传到线的另一端。在传播过程中，由於电磁感应，电磁波引起了瞬变的电压和电流。电磁波包括随时间变化的电场和磁场。
在印刷电路板中，实际上，电磁场并不限制在各种布线内，有相当一部分的电磁场能量存在於布线之外。所以，如果附近有其它线路，当信号沿一根导线传播时，其电场和磁场将会影响到其它线路。根据麦克斯韦尔方程，时变电及磁场会使邻近导产生电压和电流，因此，信号传播过程中伴随的电磁场将会使邻近线路产生信号，这样，就导致了串音。在印刷电路板中，引起串音的线路通常称为"侵入者"。受串音干扰的线路通常称为"受害者"。在任何"受害者"中的串音信号都可被分为前向串音信号和後向串音信号，这两种信号部分地由於电容耦合和电感耦合引起。串音信号的数学描述是非常复杂的，但是，如同湖面上的高速快艇，前向和後向串音信号的某些量化特徵还是能被人们所理解。
高速快艇对水产生两种影响。首先，快艇在船头激起浪花，弧形的涟漪好像随着快艇一起前进；其次，当快艇行驶一段时间後，会在身後留下长长的水迹。
这很类似於信号通过"侵入者"时，"受害者"的反应。"受害者"中有两种串音信号：位於侵入信号之前的前向信号，像船头的水和涟漪；落後於侵入信号的後向信号，像船开远後仍在湖中的水迹。

2、前向串音的电容特性
前向串音表现为两种相互关联的特性：容性和感性?quot;侵入"信号前进时，在"受害者"中产生与之同相的电压信号，这个信号的速度与"侵入"信号相同，但又始终位於"侵入"信号之前。这意味着串音信号不会提前传播，而是和"侵入"信号同速并耦合入更多的能量。
由於"侵入"信号的变化引起串音信号，所以前向串音脉冲不是单极性的，而是具有正负两个极性。脉冲持续时间等於"侵入"信号的切换时间。
导线间的耦合电容决定了前向串音脉冲的幅值，而耦合电容是由许多因素决定的，例如印刷电路板的材料，几何尺寸，线路交叉位置等等。幅值和平行线路间的距离成比例：距离越长，串音脉冲就越大。然而，串音脉冲幅值有一个上限，因为"侵入"信号渐渐地失去了能量，而"受害者"又反过来耦合回"侵入者"。
前向串音的电感特性
当"侵入"信号传播时，它的时变磁场同样会产生串音：具有电感特性的前向串音。但是感性串音和容性串音明显不同：前向感性串音的极性和前向容性串音的极性相反。这因为在前进方向，串音的容性部分和感性部分在竞争，在相互抵消。实际上，当前向容性和感性串音相等时，就不存在前向串音。在许多设备中，前向串音相当小，而後向串音成了主要问题，尤其对於长条形电路板，因为电容耦合增强了。但是，在没有仿真的前提下，实际无法知道感性和容性串音抵消到何种程度。
如果你测到了前向串音，你就可以根据其极性判别你的走线是容性耦合还是感性耦合。如果串音极性和"侵入"信号相　　菪择詈险贾饕　匚唬　粗　　行择詈险贾饕　匚弧Ｔ谟∷⒌缏钒逯校　ǔＪ歉行择詈细　啃　?br> 後向串音发生的物理理和前向串音相同："侵入"信号的时变电场和磁场引起"受害者"中的感性和容性信号。但是这两者之间也有所不同。
最大的不同是後向串音信号的持续时间。因为前向串音和"侵入"信号的传播方向及速度相同，所以前向串音的持续时间和"侵入"信号等长。但是，後向串音?quot;侵入"信号反方向传播，它滞後於"侵入"信号，并引起一长串脉冲。
与前向串音不同，後向串音脉冲的幅值与线路长度无关，其脉冲持续期是"侵入"信号延迟时间的两倍。为什麽呢？假设你从信号出发点观察後向串音，当"侵入"信号远离出发点时，它仍在产生後向脉冲，直到另一个延迟信号出现。这样，後向串音脉冲的整个持续时间就是"侵入"信号延迟时间的两倍。

3、後向串音的反射
你可能不关心驱动芯片和接收芯片的串音干扰。然而，你为什麽要关心後向脉冲呢？因为驱动芯片一般是低阻输出，它反射的串音信号多於吸收的串音信号。当後向串音信号到?quot;受害者"的驱动芯片时，它会反射到接收芯片。因为驱动芯片的输出电阻一般低於导线本身，常常引起串音信号的反射。
与前向串音信号具有感性和容性两种特性不同，後向串音信号只有一个极性，所以後向串音信号就不能自我抵消。後向串音信号及其反射之後的串音信号的极性和"侵入"信号相同，其幅值是两部分之和。切记，当你在"受害者"的接收端测到後向串音脉冲时，这个串音信号已经经过了"受害者"驱动芯片的反射。你可以观察到後向串音信号的极性和"侵入"信号相反。
在数字设计时，你常常关心一些量化指标，例如：不管串音是如何产生，何时产生，前向还是後向的，它的最大噪声容限为150mV。那麽，存在简单的能够精确衡量噪声的方法吗？简单的回答是"没有"，因为电磁场效应太复杂了，涉及到一系列方程，电路板的拓扑结构，芯片的模拟特性等等。

4、串音消除
从实践观点出发，最重要的问题是如何去除串音。当串音会影响电路特性时，你该怎麽办？
你可以采取以下两种策略。一种方法是改变一个或多个影响耦合的几何参量，例如：线路长度、线路之间的距离、电路板的分层位置。另一种方法是利用终端，将单线改成多路耦合线。合理的设计，多线终端能够取消大部分串音。

5、线路长度
很多设计者认为缩短线路长度是降低串音的关键。事实上，几乎所有电路设计软件都提供了最大并行线路的长度控制功能。不幸的是，仅改变几何数值，是很难降低串音的。
因为前向串音受耦合长度影响，所以当你缩短没有耦合关系的线路长度时，串音几乎没有减少。再者，如果耦合长度超过驱动芯片下降或上升时延，耦合长度和前向串音的线性关系会到达一个饱和值，这时，缩短已经很长的耦合线路对减少串音影响甚小。
一个合理的方法是扩大耦合线路间的距离。几乎在所有情况下，分离耦合线路能够大大降低串音干扰。实践证明，後向串音幅值大致和耦合线路间的距离的平方成反比，即：如果你将这个距离增加一倍，串音降低四分之叁。当後向串音占主要地位时，这个效果更加明显。

6、隔离难度
要增大耦合线路间的距离并不是很容易的。如果你的布线非常密，你必须花很多精力才能降低布线密度。如果你担心串音干扰，你可以增加一或二个隔离层。如果你必须扩大线路或网络间的距离，那麽你最好拥有一个便於操作的软件。线路宽度和厚度同样影响串音干扰，但是其影响远小於线路的距离因素。所以，一般很少调整这两个参量。
因为电路板的绝缘材料存在介电常数，也会产生线路间的耦合电容，所以降低介电常数也可减少串音干扰。这个效果并不很明显，特别是微带电路部分介电质已经是空气了。更重要的是，改变介电常数并不那麽容易，特别是在昂贵的设备中。一个变通的办法是采用较贵的材料，而不是FR-4。介电质厚度，很大长度上影响了串音干扰。一般的，使布线层靠近电源层（Vcc或地），能够降低串音干扰。改善效果的精确数值需要通过仿真来确定。

7、分层因素
一些印刷电路板设计者仍然不注意分层方法，这在高速电路设计中是个重大失误。分层不但影响传输线的性能，例如：阻抗、延迟和耦合，而且电路工作易於失常，甚至改变。例如，通过减少5mil的介电质厚度来降低串音干扰，这是不可以的，虽然在成本和工艺上都能做到。
另外一个容易忽略的因素是层的选择。很多时候，前向串音是微带电路中的主要串音干扰。但是，如果设计合理，布线层位於两个电源层之间，这样就很好地平衡了容性耦合和感性耦合，具有较低幅值的後向串音便成为主要因素。所以，仿真时你必须注意，是哪种串音干扰占主要地位。
布线和芯片的位置关系对串音也有影响。因为後向串音到达接收芯片後反射到驱动芯片，所以驱动芯片的位置和性能是非常重要的。因为拓扑结构的复杂性，反射及其它因素，所以很难解释串音主要受谁影响。如果有多种拓扑结构供选择，最好通过仿真来确定哪种结构对串音影响最小。
一个可能减少串音的非几何因素是驱动芯片本身的技术指标。一般原则是，选择切换时间长的驱动芯片，以减少串音干扰（解决很多其它由於高速引起的问题也如此）。即使串音不严格地和切换时间成正比，降低切换时间仍然会产生重大影响。许多时候，你对驱动芯片技术无法选择，你只能改变几何参量来达到目的。

通过终端降低串音
众所周知，一根独立、无耦合传输线的终端连接匹配阻抗，它就不会产生反射。现在考虑一系列耦合的传输线，例如，叁根互相有串音的传输线，或一对耦合传输线。如果利用电路分析软件，可以导出一对矩阵，分别表示传输线本身和相互间的电容和电感。例如，叁根传输线可能有下列的C和L矩阵： 在这些矩阵中，对角线元素是传输线自身值，非对角线元素是传输线相互间的值。（注意它们是用每单位长度的pF和nH来表示的）。可以用精良的电磁场测试仪来确定这些值。
可以看出，每一组传输线也有一个特徵阻抗矩阵。在这个Z0矩阵中，对角线元素表示传输线对地线的阻抗值，非对角线元素是传输线耦合值。
对於一组传输线，与单根传输线类似，如果终端是与Z0匹配的阻抗阵，它的矩阵几乎是相同的。所需的阻抗不必是Z0中的值，只要组成的阻抗网络与Z0匹配就行。阻抗阵中不仅包括传输线对地的阻抗，而且包括传输线之间的阻抗。
这样的一个阻抗阵具有良好的性质。首先它可以阻止非耦合线中串音的反射。更重要的是，它可以消除已经形成的串音。

8、致命武器
可惜的是，这样一个终端是昂贵的，而且是不可能理想实现的，因为一些传输线之间的耦合阻抗太小了，会导致大电流流入驱动芯片。传输线和地之间的阻抗也不能太大以致於不能驱动芯片。如果存在这些问题，而你还打算利用这类终端，加几个交流耦合电容试试看。
尽管实现中存在一些困难，阻抗阵列终端仍是对付信号反射和串音的致命武器，特别对於恶劣情况。在其它环境下，它可能起作用，也可能不起作用，但仍不失为一种值得推荐的方法。 ]]> http://caotang.za.org/blog/read.php?160 清明远布 <> Fri, 26 Aug 2005 04:03:38 +0000 http://caotang.za.org/blog/read.php?160
    模拟电路的工作依赖连续变化的电流和电压。数字电路的工作依赖在接收端根据预先定义的电压电平或门限对高电平或低电平的检测，它相当于判断逻辑状态的“真”或“假”。在数字电路的高电平和低电平之间，存在“灰色”区域，在此区域数字电路有时表现出模拟效应，例如当从低电平向高电平(状态)跳变时，如果数字信号跳变的速度足够快，则将产生过冲和回铃反射现象。
    对于现代板极设计来说，混合信号PCB的概念比较模糊，这是因为即使在纯粹的“数字”器件中，仍然存在模拟电路和模拟效应。因此，在设计初期，为了可靠实现严格的时序分配，必须对模拟效应进行仿真。实际上，除了通信产品必须具备无故障持续工作数年的可靠性之外，大量生产的低成本/高性能消费类产品中特别需要对模拟效应进行仿真。
    现代混合信号PCB设计的另一个难点是不同数字逻辑的器件越来越多，比如GTL、LVTTL、LVCMOS及LVDS逻辑，每种逻辑电路的逻辑门限和电压摆幅都不同，但是，这些不同逻辑门限和电压摆幅的电路必须共同设计在一块PCB上。在此，通过透彻分析高密度、高性能、混合信号PCB的布局和布线设计，你可以掌握成功策略和技术。  
一、混合信号电路布线基础  
    当数字和模拟电路在同一块板卡上共享相同的元件时，电路的布局及布线必须讲究方法。图1所示的矩阵对混合信号PCB的设计规划有帮助。只有揭示数字和模拟电路的特性，才能在实际布局和布线中达到要求的PCB设计目标。  
图1：模拟和数字电路：混合信号设计的两个方面 　
    在混合信号PCB设计中，对电源走线有特别的要求并且要求模拟噪声和数字电路噪声相互隔离以避免噪声耦合，这样一来布局和布线的复杂性就增加了。对电源传输线的特殊需求以及隔离模拟和数字电路之间噪声耦合的要求，使混合信号PCB的布局和布线的复杂性进一步增加。
    如果将A/D转换器中模拟放大器的电源和A/D转换器的数字电源接在一起，则很有可能造成模拟部分和数字部分电路的相互影响。或许，由于输入/输出连接器位置的缘故，布局方案必须把数字和模拟电路的布线混合在一起。
    在布局和布线之前，工程师要弄清楚布局和布线方案的基本弱点。即使存在虚假判断，大部分工程师倾向利用布局和布线信息来识别潜在的电气影响。  
二、现代混合信号PCB的布局和布线  
    下面将通过OC48接口卡的设计来阐述混合信号PCB 布局和布线的技术。OC48代表光载波标准48，基本上面向2.5Gb串行光通讯，它是现代通讯设备中高容量光通讯标准的一种。OC48接口卡包含若干典型混合信号PCB的布局和布线问题，其布局和布线过程将指明解决混合信号PCB布局方案的顺序和步骤。  
图2：OC48接口卡的逻辑 　  
    如图2所示，OC48卡包含一个实现光信号和模拟电信号双向转换的光收发器。模拟信号输入或输出数字信号处理器，DSP将这些模拟信号转换为数字逻辑电平，从而可与微处理器、可编程门阵列以及在OC48卡上的DSP和微处理器的系统接口电路相连接。独立的锁相环、电源滤波器和本地参考电压源也集成在一起。  
    其中，微处理器是一个多电源器件，主电源为2V，3.3V的I/O信号电源由板上其他数字器件共享。独立数字时钟源为OC48 I/O、微处理器和系统I/O提供时钟。
    经过检查不同功能电路块的布局和布线要求，初步建议采用12层板，如图3所示。微带和带状线层的配置可以安全地减少邻近走线层的耦合并改善阻抗控制。第一层和第二层之间设置接地层，将把敏感的模拟参考源、CPU核和PLL滤波器电源的布线与在第一层的微处理器和DSP器件相隔离。电源和接地层总是成对出现的，与OC48卡上为共享3.3V电源层所做的一样。这样将降低电源和地之间的阻抗，从而减少电源信号上的噪声。
    要避免在邻近电源层的地方走数字时钟线和高频模拟信号线，否则，电源信号的噪声将耦合到敏感的模拟信号之中。
    要根据数字信号布线的需要，仔细考虑利用电源和模拟接地层的开口(split)，特别是在混合信号器件的输入和输出端。在邻近信号层穿过一开口走线会造成阻抗不连续和不良的传输线回路。这些都会造成信号质量、时序和EMI问题。
    有时增加若干接地层，或在一个器件下面为本地电源层或接地层使用若干外围层，就可以取消开口并避免出现上述问题，在OC48接口卡上就采用了多个接地层。保持开口层和布线层位置的层叠对称可以避免卡变形并简化制作过程。由于1盎司覆铜板耐大电流的能力强，3.3V电源层和对应的接地层要采用1盎司覆铜板，其它层可以采用0.5盎司覆铜板，这样，可以降低暂态高电流或尖峰期间引起的电压波动。
    如果你从接地层往上设计一个复杂的系统，应采用0.093英寸和0.100英寸厚度的卡以支撑布线层及接地隔离层。卡的厚度还必须根据过孔焊盘和孔的布线特征尺寸调整，以便使钻孔直径与成品卡厚度的宽高比不超过制造商提供的金属化孔的宽高比。
    如果要用最少的布线层数设计一个低成本、高产量的商业产品，则在布局或布线之前，要仔细考虑混合信号PCB上所有特殊电源的布线细节。在开始布局和布线之前，要让目标制造商复查初步的分层方案。基本上要根据成品的厚度、层数、铜的重量、阻抗(带容差)和最小的过孔焊盘和孔的尺寸来分层，制造商应该书面提供分层建议。
    建议中要包含所有受控阻抗带状线和微带线的配置实例。要将你对阻抗的预测与制造商对阻抗的结合起来考虑，然后，利用这些阻抗预测可以验证用于开发CAD布线规则的仿真工具中的信号布线特性。  
三、OC48卡的布局  
    在光收发器和DSP之间的高速模拟信号对外部噪声非常敏感。同样，所有特殊电源和参考电压电路也使该卡的模拟和数字电源传输电路之间产生大量的耦合。有时，受机壳形状的限制，不得不设计高密度板卡。由于外部光缆接入卡的方位和光收发器部分元件尺寸较高，使收发器在卡中的位置很大程度上被固定死。系统I/O连接器位置和信号分配也是固定的。这是布局之前必须完成的基础工作(见图4)。  
    与大多数成功的高密度模拟布局和布线方案一样，布局要满足布线的要求，布局和布线的要求必须互相兼顾。对一块混合信号PCB的模拟部分和2V工作电压的本地CPU内核，不推荐采用“先布局后布线”的方法。对OC48卡来说，DSP模拟电路部分包含有模拟参考电压和模拟电源旁路电容的部分应首先互动布线。完成布线后，具有模拟元件和布线的整个DSP要放到距离光收发器足够近的地方，充分保证高速模拟差分信号到DSP的布线长度最短、弯曲和过孔最少。差分布局和布线的对称性将减少共模噪声的影响。但是，在布线之前很难预测布局的最佳方案(见图5)。  
    要向芯片分销商咨询PCB排板的设计指南。在按照指南设计之前，要与分销商的应用工程师充分交流。许多芯片分销商对提供高质量的布板建议有严格的时间限制。有时，他们提供的解决方案对于使用该器件的“一级客户”是可行的。在信号完整性(SI)设计领域，新器件的信号完整性设计特别重要。根据分销商的基本指南并与封装中每条电源和接地引脚的特定要求相结合，就可以开始对集成了DSP和微处理器的OC48卡布局布线。  
    高频模拟部分的位置和布线确定后，就可以按照框图中所示的分组方法放置其余的数字电路。要注意仔细设计下列电路：对模拟信号灵敏度高的CPU中PLL电源滤波电路的位置；本地CPU内核电压调整器；用于“数字”微处理器的参考电压电路。  
    数字布线的电气和制造准则规范此时才可以恰当地应用到设计之中。前述对高速数字总线和时钟信号的信号完整性的设计，揭示出一些对处理器总线、平衡Ts及某些时钟信号布线的时滞匹配的特殊布线拓扑要求。但是你或许不知道，也有人提出更新的建议，即增加若干端接电阻。  
    在解决问题的过程中，布板阶段做一些调整是当然的事。但是，在开始布线之前，很重要的一步是按照布局方案验证数字部分的时序。此时此刻，对板卡进行完整DFM/DFT布局复查将有助于确保该卡满足客户的需要。  
四、OC48卡的数字布线  
    对于数字器件电源线和混合信号DSP的数字部分，数字布线要从SMD出路图(escape patterns)开始。要采用装配工艺允许的最短和最宽的印制线。对于高频器件来说，电源的印制线相当于小电感，它将恶化电源噪声，使模拟和数字电路之间产生不期望的耦合。电源印制线越长，电感越大。
    采用数字旁路电容可以得到最佳的布局和布线方案。简言之，根据需要微调旁路电容的位置，使之安装方便并分布在数字部件和混合信号器件数字部分的周围。要采用同样的“最短和最宽的走线”方法对旁路电容出路图进行布线。
    当电源分支要穿过连续的平面时(如OC48接口卡上的3.3V电源层)，则电源引脚和旁路电容本身不必共享相同的出口图，就可以得到最低的电感和ESR旁路。在OC48接口卡这样的混合信号PCB上，要特别注意电源分支的布线。记住，要在整个卡上以矩阵排列的形式放置额外的旁路电容，即使在无源器件附近也要放置 (见图6)。
    电源出路图确定之后，就可以开始自动布线。OC48卡上的ATE测试触点要在逻辑设计时定义。要确保ATE接触到100%的节点。为了以0.070英寸的最小ATE测试探头实现ATE测试，必须保留引出过孔(breakout via)的位置，以保证电源层不会被过孔的反面焊盘(antipads)交叉所隔断。
    如果要采用一个电源和接地层开口(split)方案，应在平行于开口的邻近布线层上选择偏移层(layer bias)。在邻近层上按该开口区域的周长定义禁止布线区，防止布线进入。如果布线必须穿过开口区域到另一层，应确保与布线相邻的另一层为连续的接地层。这将减少反射路径。让旁路电容跨过开口的电源层对一些数字信号的布板有好处，但不推荐在数字和模拟电源层之间进行桥接，这是因为噪声会通过旁路电容互相耦合。  
    若干最新的自动布线应用程序能够对高密度多层数字电路进行布线。初步布线阶段要在SMD出口中使用0.050英寸大尺寸过孔间距和考虑所使用的封装类型，后续布线阶段要容许过孔的位置互相靠得比较近，这样所有工具都能实现最高的布通率和最低的过孔数。由于OC48处理器总线采用一种改进的星形拓扑结构，在自动布线时其优先级最高(见图7)。
总结  
OC48卡布板完成之后要进行信号完整性核查和时序仿真。仿真证明布线指导达到预期的要求并改善了第二层总线的时序指标。最后进行设计规则检查、最终制造的复查、光罩和复查并签发给制造者，则布板任务才正式结束  

第二篇       分区设计  
摘要：混合信号电路PCB的设计很复杂，元器件的布局、布线以及电源和地线的处理将直接影响到电路性能和电磁兼容性能。本文介绍的地和电源的分区设计能优化混合信号电路的性能。  
    如何降低数字信号和模拟信号间的相互干扰呢？在设计之前必须了解电磁兼容(EMC)的两个基本原则：第一个原则是尽可能减小电流环路的面积；第二个原则是系统只采用一个参考面。相反，如果系统存在两个参考面，就可能形成一个偶极天线(注：小型偶极天线的辐射大小与线的长度、流过的电流大小以及频率成正比)；而如果信号不能通过尽可能小的环路返回，就可能形成一个大的环状天线(注：小型环状天线的辐射大小与环路面积、流过环路的电流大小以及频率的平方成正比)。在设计中要尽可能避免这两种情况。  
    有人建议将混合信号电路板上的数字地和模拟地分割开，这样能实现数字地和模拟地之间的隔离。尽管这种方法可行，但是存在很多潜在的问题，在复杂的大型系统中问题尤其突出。最关键的问题是不能跨越分割间隙布线，一旦跨越了分割间隙布线，电磁辐射和信号串扰都会急剧增加。在PCB设计中最常见的问题就是信号线跨越分割地或电源而产生EMI问题。
    如图1所示，我们采用上述分割方法，而且信号线跨越了两个地之间的间隙，信号电流的返回路径是什么呢？假定被分割的两个地在某处连接在一起(通常情况下是在某个位置单点连接)，在这种情况下，地电流将会形成一个大的环路。流经大环路的高频电流会产生辐射和很高的地电感，如果流过大环路的是低电平模拟电流，该电流很容易受到外部信号干扰。最糟糕的是当把分割地在电源处连接在一起时，将形成一个非常大的电流环路。另外，模拟地和数字地通过一个长导线连接在一起会构成偶极天线。
    了解电流回流到地的路径和方式是优化混合信号电路板设计的关键。许多设计工程师仅仅考虑信号电流从哪儿流过，而忽略了电流的具体路径。如果必须对地线层进行分割，而且必须通过分割之间的间隙布线，可以先在被分割的地之间进行单点连接，形成两个地之间的连接桥，然后通过该连接桥布线。这样，在每一个信号线的下方都能够提供一个直接的电流回流路径，从而使形成的环路面积很小。
    采用光隔离器件或变压器也能实现信号跨越分割间隙。对于前者，跨越分割间隙的是光信号；在采用变压器的情况下，跨越分割间隙的是磁场。还有一种可行的办法是采用差分信号：信号从一条线流入从另外一条信号线返回，这种情况下，不需要地作为回流路径。  
    要深入探讨数字信号对模拟信号的干扰必须先了解高频电流的特性。高频电流总是选择阻抗最小(电感最低)，直接位于信号下方的路径，因此返回电流会流过邻近的电路层，而无论这个临近层是电源层还是地线层。
    在实际工作中一般倾向于使用统一地，而将PCB分区为模拟部分和数字部分。模拟信号在电路板所有层的模拟区内布线，而数字信号在数字电路区内布线。在这种情况下，数字信号返回电流不会流入到模拟信号的地。
    只有将数字信号布线在电路板的模拟部分之上或者将模拟信号布线在电路板的数字部分之上时，才会出现数字信号对模拟信号的干扰。出现这种问题并不是因为没有分割地，真正的原因是数字信号的布线不适当。
    PCB设计采用统一地，通过数字电路和模拟电路分区以及合适的信号布线，通常可以解决一些比较困难的布局布线问题，同时也不会产生因地分割带来的一些潜在的麻烦。在这种情况下，元器件的布局和分区就成为决定设计优劣的关键。如果布局布线合理，数字地电流将限制在电路板的数字部分，不会干扰模拟信号。对于这样的布线必须仔细地检查和核对，要保证百分之百遵守布线规则。否则，一条信号线走线不当就会彻底破坏一个本来非常不错的电路板。
    在将A/D转换器的模拟地和数字地管脚连接在一起时，大多数的A/D转换器厂商会建议：将AGND和DGND管脚通过最短的引线连接到同一个低阻抗的地上(注：因为大多数A/D转换器芯片内部没有将模拟地和数字地连接在一起，必须通过外部管脚实现模拟和数字地的连接)，任何与DGND连接的外部阻抗都会通过寄生电容将更多的数字噪声耦合到IC内部的模拟电路上。按照这个建议，需要把A/D转换器的AGND和DGND管脚都连接到模拟地上，但这种方法会产生诸如数字信号去耦电容的接地端应该接到模拟地还是数字地的问题。
    如果系统仅有一个A/D转换器，上面的问题就很容易解决。如图3中所示，将地分割开，在A/D转换器下面把模拟地和数字地部分连接在一起。采取该方法时，必须保证两个地之间的连接桥宽度与IC等宽，并且任何信号线都不能跨越分割间隙。
    如果系统中A/D转换器较多，例如10个A/D转换器怎样连接呢？如果在每一个A/D转换器的下面都将模拟地和数字地连接在一起，则产生多点相连，模拟地和数字地之间的隔离就毫无意义。而如果不这样连接，就违反了厂商的要求。
    最好的办法是开始时就用统一地。如图4所示，将统一的地分为模拟部分和数字部分。这样的布局布线既满足了IC器件厂商对模拟地和数字地管脚低阻抗连接的要求，同时又不会形成环路天线或偶极天线而产生EMC问题。
    如果对混合信号PCB设计采用统一地的做法心存疑虑，可以采用地线层分割的方法对整个电路板布局布线，在设计时注意尽量使电路板在后边实验时易于用间距小于1/2英寸的跳线或0欧姆电阻将分割地连接在一起。注意分区和布线，确保在所有的层上没有数字信号线位于模拟部分之上，也没有任何模拟信号线位于数字部分之上。而且，任何信号线都不能跨越地间隙或是分割电源之间的间隙。要测试该电路板的功能和EMC性能，然后将两个地通过0欧姆电阻或跳线连接在一起，重新测试该电路板的功能和EMC性能。比较测试结果，会发现几乎在所有的情况下，统一地的方案在功能和EMC性能方面比分割地更优越。
    在以下三种情况可以用到这种方法：一些医疗设备要求在与病人连接的电路和系统之间的漏电流很低；一些工业过程控制设备的输出可能连接到噪声很大而且功率高的机电设备上；另外一种情况就是在PCB的布局受到特定限制时。
    在混合信号PCB板上通常有独立的数字和模拟电源，能够而且应该采用分割电源面。但是紧邻电源层的信号线不能跨越电源之间的间隙，而所有跨越该间隙的信号线都必须位于紧邻大面积地的电路层上。在有些情况下，将模拟电源以PCB连接线而不是一个面来设计可以避免电源面的分割问题。  
混合信号PCB设计是一个复杂的过程，设计过程要注意以下几点：
    1.将PCB分区为独立的模拟部分和数字部分。  
    2.合适的元器件布局。  
    3.A/D转换器跨分区放置。  
    4.不要对地进行分割。在电路板的模拟部分和数字部分下面敷设统一地。  
    5.在电路板的所有层中，数字信号只能在电路板的数字部分布线。  
    6.在电路板的所有层中，模拟信号只能在电路板的模拟部分布线。  
    7.实现模拟和数字电源分割。  
    8.布线不能跨越分割电源面之间的间隙。  
    9.必须跨越分割电源之间间隙的信号线要位于紧邻大面积地的布线层上。  
    10.分析返回地电流实际流过的路径和方式。  
    11.采用正确的布线规则。
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第二篇  RF产品设计过程中降低信号耦合的PCB布线技巧  

    一轮蓝牙设备、无绳电话和蜂窝电话需求高潮正促使中国电子工程师越来越关注RF电路设计技巧。RF电路板的设计是最令设计工程师感到头疼的部分，如想一次获得成功，仔细规划和注重细节是必须加以高度重视的两大关键设计规则。
    射频(RF)电路板设计由于在理论上还有很多不确定性，因此常被形容为一种“黑色艺术”，但这个观点只有部分正确，RF电路板设计也有许多可以遵循的准则和不应该被忽视的法则。不过，在实际设计时，真正实用的技巧是当这些准则和法则因各种设计约束而无法准确地实施时如何对它们进行折衷处理。
    当然，有许多重要的RF设计课题值得讨论，包括阻抗和阻抗匹配、绝缘层材料和层叠板以及波长和驻波，不过，本文将集中探讨与RF电路板分区设计有关的各种问题。
    今天的蜂窝电话设计以各种方式将所有的东西集成在一起，这对RF电路板设计来说很不利。现在业界竞争非常激烈，人人都在找办法用最小的尺寸和最小的成本集成最多的功能。模拟、数字和RF电路都紧密地挤在一起，用来隔开各自问题区域的空间非常小，而且考虑到成本因素，电路板层数往往又减到最小。令人感到不可思议的是，多用途芯片可将多种功能集成在一个非常小的裸片上，而且连接外界的引脚之间排列得又非常紧密，因此RF、IF、模拟和数字信号非常靠近，但它们通常在电气上是不相干的。电源分配可能对设计者来说是一个噩梦，为了延长电池寿命，电路的不同部分是根据需要而分时工作的，并由软件来控制转换。这意味着你可能需要为你的蜂窝电话提供5到6种工作电源。

一、RF布局概念
    在设计RF布局时，有几个总的原则必须优先加以满足：
    尽可能地把高功率RF放大器(HPA)和低噪音放大器(LNA)隔离开来，简单地说，就是让高功率RF发射电路远离低功率RF接收电路。如果你的PCB板上有很多物理空间，那么你可以很容易地做到这一点，但通常元器件很多，PCB空间较小，因而这通常是不可能的。你可以把他们放在PCB板的两面，或者让它们交替工作，而不是同时工作。高功率电路有时还可包括RF缓冲器和压控制振荡器(VCO)。
    确保PCB板上高功率区至少有一整块地，最好上面没有过孔，当然，铜皮越多越好。稍后，我们将讨论如何根据需要打破这个设计原则，以及如何避免由此而可能引起的问题。
    芯片和电源去耦同样也极为重要，稍后将讨论实现这个原则的几种方法。
    RF输出通常需要远离RF输入，稍后我们将进行详细讨论。
    敏感的模拟信号应该尽可能远离高速数字信号和RF信号。

二、如何进行分区？
    设计分区可以分解为物理分区和电气分区。物理分区主要涉及元器件布局、朝向和屏蔽等问题；电气分区可以继续分解为电源分配、RF走线、敏感电路和信号以及接地等的分区。
    首先我们讨论物理分区问题。元器件布局是实现一个优秀RF设计的关键，最有效的技术是首先固定位于RF路径上的元器件，并调整其朝向以将RF路径的长度减到最小，使输入远离输出，并尽可能远地分离高功率电路和低功率电路。
    最有效的电路板堆叠方法是将主接地面(主地)安排在表层下的第二层，并尽可能将RF线走在表层上。将RF路径上的过孔尺寸减到最小不仅可以减少路径电感，而且还可以减少主地上的虚焊点，并可减少RF能量泄漏到层叠板内其他区域的机会。
    在物理空间上，像多级放大器这样的线性电路通常足以将多个RF区之间相互隔离开来，但是双工器、混频器和中频放大器/混频器总是有多个RF/IF信号相互干扰，因此必须小心地将这一影响减到最小。RF与IF走线应尽可能走十字交叉，并尽可能在它们之间隔一块地。正确的RF路径对整块PCB板的性能而言非常重要，这也就是为什么元器件布局通常在蜂窝电话PCB板设计中占大部分时间的原因。
    在蜂窝电话PCB板上，通常可以将低噪音放大器电路放在PCB板的某一面，而高功率放大器放在另一面，并最终通过双工器把它们在同一面上连接到RF端和基带处理器端的天线上。需要一些技巧来确保直通过孔不会把RF能量从板的一面传递到另一面，常用的技术是在两面都使用盲孔。可以通过将直通过孔安排在PCB板两面都不受RF干扰的区域来将直通过孔的不利影响减到最小。
    有时不太可能在多个电路块之间保证足够的隔离，在这种情况下就必须考虑采用金属屏蔽罩将射频能量屏蔽在RF区域内，但金属屏蔽罩也存在问题，例如：自身成本和装配成本都很贵；
    外形不规则的金属屏蔽罩在制造时很难保证高精度，长方形或正方形金属屏蔽罩又使元器件布局受到一些限制；金属屏蔽罩不利于元器件更换和故障定位；由于金属屏蔽罩必须焊在地上，必须与元器件保持一个适当距离，因此需要占用宝贵的PCB板空间。
    尽可能保证屏蔽罩的完整非常重要，进入金属屏蔽罩的数字信号线应该尽可能走内层，而且最好走线层的下面一层PCB是地层。RF信号线可以从金属屏蔽罩底部的小缺口和地缺口处的布线层上走出去，不过缺口处周围要尽可能地多布一些地，不同层上的地可通过多个过孔连在一起。
    尽管有以上的问题，但是金属屏蔽罩非常有效，而且常常还是隔离关键电路的唯一解决方案。
    此外，恰当和有效的芯片电源去耦也非常重要。许多集成了线性线路的RF芯片对电源的噪音非常敏感，通常每个芯片都需要采用高达四个电容和一个隔离电感来确保滤除所有的电源噪音(见图1)。
    最小电容值通常取决于其自谐振频率和低引脚电感，C4的值就是据此选择的。C3和C2的值由于其自身引脚电感的关系而相对较大一些，从而RF去耦效果要差一些，不过它们较适合于滤除较低频率的噪声信号。电感L1使RF信号无法从电源线耦合到芯片中。记住：所有的走线都是一条潜在的既可接收也可发射RF信号的天线，另外将感应的射频信号与关键线路隔离开也很必要。
    这些去耦元件的物理位置通常也很关键，图2表示了一种典型的布局方法。这几个重要元件的布局原则是：C4要尽可能靠近IC引脚并接地，C3必须最靠近C4，C2必须最靠近C3，而且IC引脚与C4的连接走线要尽可能短，这几个元件的接地端(尤其是C4)通常应当通过下一地层与芯片的接地引脚相连。将元件与地层相连的过孔应该尽可能靠近PCB板上元件焊盘，最好是使用打在焊盘上的盲孔以将连接线电感减到最小，电感应该靠近C1。
    一块集成电路或放大器常常带有一个开漏极输出，因此需要一个上拉电感来提供一个高阻抗RF负载和一个低阻抗直流电源，同样的原则也适用于对这一电感端的电源进行去耦。有些芯片需要多个电源才能工作，因此你可能需要两到三套电容和电感来分别对它们进行去耦处理，如果该芯片周围没有足够空间的话，那么可能会遇到一些麻烦。
    记住电感极少并行靠在一起，因为这将形成一个空芯变压器并相互感应产生干扰信号，因此它们之间的距离至少要相当于其中一个器件的高度，或者成直角排列以将其互感减到最小。
    电气分区原则大体上与物理分区相同，但还包含一些其它因素。现代蜂窝电话的某些部分采用不同工作电压，并借助软件对其进行控制，以延长电池工作寿命。这意味着蜂窝电话需要运行多种电源，而这给隔离带来了更多的问题。电源通常从连接器引入，并立即进行去耦处理以滤除任何来自线路板外部的噪声，然后再经过一组开关或稳压器之后对其进行分配。
    蜂窝电话里大多数电路的直流电流都相当小，因此走线宽度通常不是问题，不过，必须为高功率放大器的电源单独走一条尽可能宽的大电流线，以将传输压降减到最低。为了避免太多电流损耗，需要采用多个过孔来将电流从某一层传递到另一层。此外，如果不能在高功率放大器的电源引脚端对它进行充分的去耦，那么高功率噪声将会辐射到整块板上，并带来各种各样的问题。高功率放大器的接地相当关键，并经常需要为其设计一个金属屏蔽罩。
    在大多数情况下，同样关键的是确保RF输出远离RF输入。这也适用于放大器、缓冲器和滤波器。在最坏情况下，如果放大器和缓冲器的输出以适当的相位和振幅反馈到它们的输入端，那么它们就有可能产生自激振荡。在最好情况下，它们将能在任何温度和电压条件下稳定地工作。实际上，它们可能会变得不稳定，并将噪音和互调信号添加到RF信号上。
    如果射频信号线不得不从滤波器的输入端绕回输出端，这可能会严重损害滤波器的带通特性。为了使输入和输出得到良好的隔离，首先必须在滤波器周围布一圈地，其次滤波器下层区域也要布一块地，并与围绕滤波器的主地连接起来。把需要穿过滤波器的信号线尽可能远离滤波器引脚也是个好方法。此外，整块板上各个地方的接地都要十分小心，否则你可能会在不知不觉之中引入一条你不希望发生的耦合通道。图3详细说明了这一接地办法。
    有时可以选择走单端或平衡RF信号线，有关交叉干扰和EMC/EMI的原则在这里同样适用。平衡RF信号线如果走线正确的话，可以减少噪声和交叉干扰，但是它们的阻抗通常比较高，而且要保持一个合理的线宽以得到一个匹配信号源、走线和负载的阻抗，实际布线可能会有一些困难。
    缓冲器可以用来提高隔离效果，因为它可把同一个信号分为两个部分，并用于驱动不同的电路，特别是本振可能需要缓冲器来驱动多个混频器。当混频器在RF频率处到达共模隔离状态时，它将无法正常工作。缓冲器可以很好地隔离不同频率处的阻抗变化，从而电路之间不会相互干扰。
    缓冲器对设计的帮助很大，它们可以紧跟在需要被驱动电路的后面，从而使高功率输出走线非常短，由于缓冲器的输入信号电平比较低，因此它们不易对板上的其它电路造成干扰。
    还有许多非常敏感的信号和控制线需要特别注意，但它们超出了本文探讨的范围，因此本文仅略作论述，不再进行详细说明。
    压控振荡器(VCO)可将变化的电压转换为变化的频率，这一特性被用于高速频道切换，但它们同样也将控制电压上的微量噪声转换为微小的频率变化，而这就给RF信号增加了噪声。总的来说，在这一级以后你再也没有办法从RF输出信号中将噪声去掉。那么困难在哪里呢？首先，控制线的期望频宽范围可能从DC直到2MHz，而通过滤波来去掉这么宽频带的噪声几乎是不可能的；其次，VCO控制线通常是一个控制频率的反馈回路的一部分，它在很多地方都有可能引入噪声，因此必须非常小心处理VCO控制线。
    要确保RF走线下层的地是实心的，而且所有的元器件都牢固地连到主地上，并与其它可能带来噪声的走线隔离开来。此外，要确保VCO的电源已得到充分去耦，由于VCO的RF输出往往是一个相对较高的电平，VCO输出信号很容易干扰其它电路，因此必须对VCO加以特别注意。事实上，VCO往往布放在RF区域的末端，有时它还需要一个金属屏蔽罩。
    谐振电路(一个用于发射机，另一个用于接收机)与VCO有关，但也有它自己的特点。简单地讲，谐振电路是一个带有容性二极管的并行谐振电路，它有助于设置VCO工作频率和将语音或数据调制到RF信号上。
    所有VCO的设计原则同样适用于谐振电路。由于谐振电路含有数量相当多的元器件、板上分布区域较宽以及通常运行在一个很高的RF频率下，因此谐振电路通常对噪声非常敏感。信号通常排列在芯片的相邻脚上，但这些信号引脚又需要与相对较大的电感和电容配合才能工作，这反过来要求这些电感和电容的位置必须靠得很近，并连回到一个对噪声很敏感的控制环路上。要做到这点是不容易的。
    自动增益控制(AGC)放大器同样是一个容易出问题的地方，不管是发射还是接收电路都会有AGC放大器。AGC放大器通常能有效地滤掉噪声，不过由于蜂窝电话具备处理发射和接收信号强度快速变化的能力，因此要求AGC电路有一个相当宽的带宽，而这使某些关键电路上的AGC放大器很容易引入噪声。
    设计AGC线路必须遵守良好的模拟电路设计技术，而这跟很短的运放输入引脚和很短的反馈路径有关，这两处都必须远离RF、IF或高速数字信号走线。同样，良好的接地也必不可少，而且芯片的电源必须得到良好的去耦。如果必须要在输入或输出端走一根长线，那么最好是在输出端，通常输出端的阻抗要低得多，而且也不容易感应噪声。通常信号电平越高，就越容易把噪声引入到其它电路。
    在所有PCB设计中，尽可能将数字电路远离模拟电路是一条总的原则，它同样也适用于RF PCB设计。公共模拟地和用于屏蔽和隔开信号线的地通常是同等重要的，问题在于如果没有预见和事先仔细的计划，每次你能在这方面所做的事都很少。因此在设计早期阶段，仔细的计划、考虑周全的元器件布局和彻底的布局评估都非常重要，由于疏忽而引起的设计更改将可能导致一个即将完成的设计又必须推倒重来。这一因疏忽而导致的严重后果，无论如何对你的个人事业发展来说不是一件好事。
    同样应使RF线路远离模拟线路和一些很关键的数字信号，所有的RF走线、焊盘和元件周围应尽可能多填接地铜皮，并尽可能与主地相连。类似面包板的微型过孔构造板在RF线路开发阶段很有用，如果你选用了构造板，那么你毋须花费任何开销就可随意使用很多过孔，否则在普通PCB板上钻孔将会增加开发成本，而这在大批量生产时会增加成本。
    如果RF走线必须穿过信号线，那么尽量在它们之间沿着RF走线布一层与主地相连的地。如果不可能的话，一定要保证它们是十字交叉的，这可将容性耦合减到最小，同时尽可能在每根RF走线周围多布一些地，并把它们连到主地。此外，将并行RF走线之间的距离减到最小可以将感性耦合减到最小。
    一个实心的整块接地面直接放在表层下第一层时，隔离效果最好，尽管小心一点设计时其它的做法也管用。我曾试过把接地面分成几块来隔离模拟、数字和RF线路，但我从未对结果感到满意过，因为最终总是有一些高速信号线要穿过这些分开的地，这不是一件好事。
    在PCB板的每一层，应布上尽可能多的地，并把它们连到主地面。尽可能把走线靠在一起以增加内部信号层和电源分配层的地块数量，并适当调整走线以便你能将地连接过孔布置到表层上的隔离地块。应当避免在PCB各层上生成游离地，因为它们会像一个小天线那样拾取或注入噪音。在大多数情况下，如果你不能把它们连到主地，那么你最好把它们去掉。
本文小结
    在拿到一张工程更改单(ECO)时，要冷静，不要轻易消除你所有辛辛苦苦才完成的工作。一张ECO很轻易使你的工作陷入混乱，不管需要做的修改是多么的微小。当你必须在某个时间段里完成一份工作时，你很容易就会忘记一些关键的东西，更不用说要作出更改了。
    不论是不是“黑色艺术”，遵守一些基本的RF设计规则和留意一些优秀的设计实例将可帮助你完成RF设计工作。成功的RF设计必须仔细注意整个设计过程中每个步骤及每个细节才有可能实现，这意味着必须在设计开始阶段就要进行彻底的、仔细的规划，并对每个设计步骤的工作进展进行全面持续地评估。   ]]> http://caotang.za.org/blog/read.php?159 清明远布 <> Fri, 26 Aug 2005 04:01:52 +0000 http://caotang.za.org/blog/read.php?159
随着高速DSP（数字信号处理器）和外设的出现，新产品设计人员面临着电磁干扰（EMI）日益严重的威胁。早期，把发射和干扰问题称之为EMI或RFI（射频干扰）。现在用更确定的词“干扰兼容性”替代。电磁兼容性（EMC）包含系统的发射和敏感度两方面的问题。假若干扰不能完全消除，但也要使干扰减少到最小。如果一个DSP系统符合下面三个条件，则该系统是电磁兼容的。 1． 对其它系统不产生干扰。 2． 对其它系统的发射不敏感。 3． 对系统本身不产生干扰。
干扰定义 当干扰的能量使接收器处在不希望的状态时引起干扰。干扰的产生不是直接的（通过导体、公共阻抗耦合等）就是间接的（通过串扰或辐射耦合）。电磁干扰的产生是通过导体和通过辐射。很多电磁发射源，如光照、继电器、DC电机和日光灯都可引起干扰。AC电源线、互连电缆、金属电缆和子系统的内部电路也都可能产生辐射或接收到不希望的信号。在高速数字电路中，时钟电路通常是宽带噪声的最大产生源。在快速DSP中，这些电路可产生高达300MHz的谐波失真，在系统中应该把它们去掉。在数字电路中，最容易受影响的是复位线、中断线和控制线。

传导性EMI
一种最明显而往往被忽略的能引起电路中噪声的路径是经过导体。一条穿过噪声环境的导线可检拾噪声并把噪声送到另外电路引起干扰。设计人员必须避免导线捡拾噪声和在噪声产生引起干扰前，用去耦办法除去噪声。最普通的例子是噪声通过电源线进入电路。若电源本身或连接到电源的其它电路是干扰源，则在电源线进入电路之前必须对其去耦。

共阻抗耦合
当来自两个不同电路的电流流经一个公共阻抗时就会产生共阻抗耦合。阻抗上的压降由两个电路决定。来自两个电路的地电流流经共地阻抗。电路1的地电位被地电流2调制。噪声信号或DC补偿经共地阻抗从电路2耦合到电路1。

辐射耦合
经辐射的耦合通称串扰，串扰发生在电流流经导体时产生电磁场，而电磁场在邻近的导体中感应瞬态电流。

辐射发射
辐射发射有两种基本类型：差分模式（DM）和共模（CM）。共模辐射或单极天线辐射是由无意的压降引起的，它使电路中所有地连接抬高到系统地电位之上。就电场大小而言，CM辐射是比DM辐射更为严重的问题。为使CM辐射最小，必须用切合实际的设计使共模电流降到零。

影响EMC的因数
电压——电源电压越高，意味着电压振幅越大而发射就更多，而低电源电压影响敏感度。
频率——高频产生更多的发射，周期性信号产生更多的发射。在高频数字系统中，当器件开关时产生电流尖峰信号；在模拟系统中，当负载电流变化时产生电流尖峰信号。
接地——对于电路设计没有比可靠和完美的电源系统更重要的事情。在所有EMC问题中，主要问题是不适当的接地引起的。有三种信号接地方法：单点、多点和混合。在频率低于1MHz时可采用单点接地方法，但不适于高频。在高频应用中，最好采用多点接地。混合接地是低频用单点接地而高频用多点接地的方法。地线布局是关键的。高频数字电路和低电平模拟电路的地回路绝对不能混合。
PCB设计——适当的印刷电路板（PCB）布线对防止EMI是至关重要的。
电源去耦——当器件开关时，在电源线上会产生瞬态电流，必须衰减和滤掉这些瞬态电流来自高di/dt源的瞬态电流导致地和线迹“发射”电压。高di/dt产生大范围高频电流，激励部件和缆线辐射。流经导线的电流变化和电感会导致压降，减小电感或电流随时间的变化可使该压降最小。

降低噪声的技术
防止干扰有三种方法：
1． 抑制源发射。
2． 使耦合通路尽可能地无效。
3． 使接收器对发射的敏感度尽量小。

下面介绍板级降噪技术。板级降噪技术包括板结构、线路安排和滤波。
板结构降噪技术包括：
* 采用地和电源平板
* 平板面积要大，以便为电源去耦提供低阻抗
* 使表面导体最少
* 采用窄线条（4到8密耳）以增加高频阻尼和降低电容耦合
* 分开数字、模拟、接收器、发送器地/电源线
* 根据频率和类型分隔PCB上的电路
* 不要切痕PCB，切痕附近的线迹可能导致不希望的环路
* 采用多层板密封电源和地板层之间的线迹
* 避免大的开环板层结构
* PCB联接器接机壳地，这为防止电路边界处的辐射提供屏蔽
* 采用多点接地使高频地阻抗低
* 保持地引脚短于波长的1/20,以防止辐射和保证低阻抗线路安排降噪技术包括用45。而不是90。线迹转向，90。转向会增加电容并导致传输线特性阻抗变化
* 保持相邻激励线迹之间的间距大于线迹的宽度以使串扰最小
* 时钟信号环路面积应尽量小
* 高速线路和时钟信号线要短和直接连接
* 敏感的线迹不要与传输高电流快速开关转换信号的线迹并行
* 不要有浮空数字输入，以防止不必要的开关转换和噪声产生
* 避免在晶振和其它固有噪声电路下面有供电线迹
* 相应的电源、地、信号和回路线迹要平行以消除噪声
* 保持时钟线、总线和片使能与输入/输出线和连接器分隔
* 路线时钟信号正交I/O信号
* 为使串扰最小，线迹用直角交叉和散置地线
* 保护关键线迹（用4密耳到8密耳线迹以使电感最小，路线紧靠地板层，板层之间夹层结构，保护夹层的每一边都有地）

滤波技术包括：
* 对电源线和所有进入PCB的信号进行滤波
* 在IC的每一个点原引脚用高频低电感陶瓷电容（14MHz用0.1UF，超过15MHz用0.01UF）进行去耦
* 旁路模拟电路的所有电源供电和基准电压引脚
* 旁路快速开关器件
* 在器件引线处对电源/地去耦
* 用多级滤波来衰减多频段电源噪声

其它降噪设计技术有：
* 把晶振安装嵌入到板上并接地
* 在适当的地方加屏蔽
* 用串联终端使谐振和传输反射最小，负载和线之间的阻抗失配会导致信号部分反射，反射包括瞬时扰动和过冲，这会产生很大的EMI
* 安排邻近地线紧靠信号线以便更有效地阻止出现电场
* 把去耦线驱动器和接收器适当地放置在紧靠实际的I/O接口处，这可降低到PCB其它电路的耦合，并使辐射和敏感度降低
* 对有干扰的引线进行屏蔽和绞在一起以消除PCB上的相互耦合
* 在感性负载上用箝位二极管 EMC是DSP系统设计所要考虑的重要问题，应采用适当的降噪技术使DSP系统符合EMC要求


第二篇 PowerPCB在印制电路板设计中的应用技术
作者 :中国船舶工业总公司第七0七研究所 谷健

印制电路板（PCB）是电子产品中电路元件和器件的支撑件。它提供电路元件和器件之间的电气连接。随着电子技术的飞速发展，PCB的密度越来越高。PCB设计的好坏对抗干扰能力影响很大。实践证明，即使电路原理图设计正确，印制电路板设计不当，也会对电子产品的可靠性产生不利影响。例如，如果印制板两条细平行线靠得很近，则会形成信号波形的延迟，在传输线的终端形成反射噪声。因此，在设计印制电路板的时候，应注意采用正确的方法，遵守PCB设计的一般原则，并应符合抗干扰设计的要求。

一、 PCB设计的一般原则 要使电子电路获得最佳性能，元器件的布局及导线的布设是很重要的。为了设计质量好、造价低的PCB，应遵循以下的一般性原则：

1.布局
首先，要考虑PCB尺寸大小。PCB尺寸过大时，印制线条长，阻抗增加，抗噪声能力下降，成本也增加；过小，则散热不好，且邻近线条易受干扰。在确定PCB尺寸后，再确定特殊元件的位置。最后，根据电路的功能单元，对电路的全部元器件进行布局。
在确定特殊元件的位置时要遵守以下原则：
（1）尽可能缩短高频元器件之间的连线，设法减少它们的分布参数和相互间的电磁干扰。易受干扰的元器件不能相互挨得太近，输入和输出元件应尽量远离。
（2）某些元器件或导线之间可能有较高的电位差，应加大它们之间的距离，以免放电引出意外短路。带高电压的元器件应尽量布置在调试时手不易触及的地方。
（3）重量超过15g的元器件，应当用支架加以固定，然后焊接。那些又大又重、发热量多的元器件，不宜装在印制板上，而应装在整机的机箱底板上，且应考虑散热问题。热敏元件应远离发热元件。
（4）对于电位器、可调电感线圈、可变电容器、微动开关等可调元件的布局应考虑整机的结构要求。若是机内调节，应放在印制板上方便调节的地方；若是机外调节，其位置要与调节旋钮在机箱面板上的位置相适应。
（5）应留出印制板定位孔及固定支架所占用的位置。
根据电路的功能单元。对电路的全部元器件进行布局时，要符合以下原则：
（1）按照电路的流程安排各个功能电路单元的位置，使布局便于信号流通，并使信号尽可能保持一致的方向。
（2）以每个功能电路的核心元件为中心，围绕它来进行布局。元器件应均匀、整齐、紧凑地排列在PCB上。尽量减少和缩短各元器件之间的引线和连接。
（3）在高频下工作的电路，要考虑元器件之间的分布参数。一般电路应尽可能使元器件平行排列。这样，不但美观，而且装焊容易，易于批量生产。
（4）位于电路板边缘的元器件，离电路板边缘一般不小于2mm。电路板的最佳形状为矩形。长宽双为3:2或4:3。电路板面尺寸大于200×150mm时，应考虑电路板所受的机械强度。

2.布线
布线的原则如下：
（1）输入输出端用的导线应尽量避免相邻平行。最好加线间地线，以免发生反馈藕合。
（2）印制板导线的最小宽度主要由导线与绝缘基板间的粘附强度和流过它们的电流值决定。当铜箔厚度为0.5mm、宽度为1～15mm时，通过2A的电流，温度不会高于3℃。因此，导线宽度为1.5mm可满足要求。对于集成电路，尤其是数字电路，通常选0.02～0.3mm导线宽度。当然，只要允许，还是尽可能用宽线，尤其是电源线和地线。导线的最小间距主要由最坏情况下的线间绝缘电阻和击穿电压决定。对于集成电路，尤其是数字电路，只要工艺允许，可使间距小于5～8mil。
（3）印制导线拐弯处一般取圆弧形，而直角或夹角在高频电路中会影响电气性能。此外，尽量避免使用大面积铜箔，否则，长时间受热时，易发生铜箔膨胀和脱落现象。必须用大面积铜箔时，最好用栅格状。这样有利于排除铜箔与基板间粘合剂受热产生的挥发性气体。

3.焊盘
焊盘中心孔要比器件引线直径稍大一些。焊盘太大易形成虚焊。焊盘外径D一般不小于（d+1.2）mm，其中d为引线孔径。对高密度的数字电路，焊盘最小直径可取(d+1.0)mm。


二、 PCB及电路抗干扰措施
印制电路板的抗干扰设计与具体电路有着密切的关系，这里仅就PCB抗干扰设计的几项常用措施做一些说明。

1.电源线设计
根据印制线路板电流的大小，尽量加粗电源线宽度，减少环路电阻。同时，使电源线、地线的走向和数据传递的方向一致，这样有助于增强抗噪声能力。

2.地线设计
在电子产品设计中，接地是控制干扰的重要方法。如能将接地和屏蔽正确结合起来使用，可解决大部分干扰问题。电子产品中地线结构大致有系统地、机壳地（屏蔽地）、数字地（逻辑地）和模拟地等。在地线设计中应注意以下几点：
（1）正确选择单点接地与多点接地
在低频电路中，信号的工作频率小于1MHz，它的布线和器件间的电感影响较小，而接地电路形成的环流对干扰影响较大，因而应采用一点接地的方式。当信号工作频率大于10MHz时，地线阻抗变得很大，此时应尽量降低地线阻抗，应采用就近多点接地。当工作频率在1～10MHz时，如果采用一点接地，其地线长度不应超过波长的1/20，否则应采用多点接地法。
（2）数字地与模拟地分开。
电路板上既有高速逻辑电路，又有线性电路，应使它们尽量分开，而两者的地线不要相混，分别与电源端地线相连。低频电路的地应尽量采用单点并联接地，实际布线有困难时可部分串联后再并联接地。高频电路宜采用多点串联接地，地线应短而粗，高频元件周围尽量用栅格状大面积地箔。要尽量加大线性电路的接地面积。
（3）接地线应尽量加粗。
若接地线用很细的线条，则接地电位则随电流的变化而变化，致使电子产品的定时信号电平不稳，抗噪声性能降低。因此应将接地线尽量加粗，使它能通过三倍于印制电路板的允许电流。如有可能，接地线的宽度应大于3mm。
（4）接地线构成闭环路。
设计只由数字电路组成的印制电路板的地线系统时，将接地线做成闭路可以明显地提高抗噪声能力。其原因在于：印制电路板上有很多集成电路元件，尤其遇有耗电多的元件时，因受接地线粗细的限制，会在地线上产生较大的电位差，引起抗噪能力下降，若将接地线构成环路，则会缩小电位差值，提高电子设备的抗噪声能力。

3.退藕电容配置
PCB设计的常规做法之一是在印制板的各个关键部位配置适当的退藕电容。退藕电容的一般配置原则是：
（1）电源输入端跨接10～100uf的电解电容器。如有可能，接100uF以上的更好。
（2）原则上每个集成电路芯片都应布置一个0.01pF的瓷片电容，如遇印制板空隙不够，可每4～8个芯片布置一个1～10pF的钽电容。
（3）对于抗噪能力弱、关断时电源变化大的器件，如RAM、ROM存储器件，应在芯片的电源线和地线之间直接接入退藕电容。
（4）电容引线不能太长，尤其是高频旁路电容不能有引线。
此外，还应注意以下两点：
（1）在印制板中有接触器、继电器、按钮等元件时，操作它们时均会产生较大火花放电，必须采用RC电路来吸收放电电流。一般R取1～2K，C取2.2～47uF。
（2）CMOS的输入阻抗很高，且易受感应，因此在使用时对不用端要接地或接正电源。


三、 PowerPCB简介
PowerPCB是美国Innoveda公司软件产品。
PowerPCB能够使用户完成高质量的设计，生动地体现了电子设计工业界各方面的内容。其约束驱动的设计方法可以减少产品完成时间。你可以对每一个信号定义安全间距、布线规则以及高速电路的设计规则，并将这些规划层次化的应用到板上、每一层上、每一类网络上、每一个网络上、每一组网络上、每一个管脚对上，以确保布局布线设计的正确性。它包括了丰富多样的功能，包括簇布局工具、动态布线编辑、动态电性能检查、自动尺寸标注和强大的CAM输出能力。它还有集成第三方软件工具的能力，如SPECCTRA布线器。

四、 PowerPCB使用技巧
PowerPCB目前已在我所推广使用，它的基本使用技术已有培训教材进行了详细的讲解，而对于我所广大电子应用工程师来说，其问题在于已经熟练掌握了TANGO之类的布线工具之后，如何转到PowerPCB的应用上来。所以，本文就此类应用和培训教材上没有讲到，而我们应用较多的一些技术技巧作了论述。
1.输入的规范问题
对于大多数使用过TANGO的人来说，刚开始使用PowerPCB的时候，可能会觉得PowerPCB的限制太多。因为PowerPCB对原理图输入和原理图到PCB的规则传输上是以保证其正确性为前提的。所以，它的原理图中没有能够将一根电气连线断开的功能，也不能随意将一根电气连线在某个位置停止，它要保证每一根电气连线都要有起始管脚和终止管脚，或是接在软件提供的连接器上，以供不同页面间的信息传输。这是它防止错误发生的一种手段，其实，也是我们应该遵守的一种规范化的原理图输入方式。
在PowerPCB设计中，凡是与原理图网表不一致的改动都要到ECO方式下进行，但它给用户提供了OLE链接，可以将原理图中的修改传到PCB中，也可以将PCB中的修改传回原理图。这样，既防止了由于疏忽引起的错误，又给真正需要进行修改提供了方便。但是，要注意的是，进入ECO方式时要选择“写ECO文件”选项，而只有退出ECO方式，才会进行写ECO文件操作。
2.电源层和地层的选择
PowerPCB中对电源层和地层的设置有两种选择，CAM Plane和Split/Mixed。Split/Mixed主要用于多个电源或地共用一个层的情况，但只有一个电源和地时也可以用。它的主要优点是输出时的图和光绘的一致，便于检查。而CAM Plane用于单个的电源或地，这种方式是负片输出，要注意输出时需加上第25层。第25层包含了地电信息，主要指电层的焊盘要比正常的焊盘大20mil左右的安全距离，保证金属化过孔之后，不会有信号与地电相连。这就需要每个焊盘都包含有第25层的信息。而我们自己建库时往往会忽略这个问题，造成使用Split/Mixed选项。
3.推挤还是不推挤
PowerPCB提供了一个很好用的功能就是自动推挤。当我们手动布线时，印制板在我们的完全控制之下，打开自动推挤的功能，会感到非常的方便。但是如果在你完成了预布线之后，要自动布线时，最好将预布好的线固定住，否则自动布线时，软件会认为此线段可移动，而将你的工作完全推翻，造成不必要的损失。
4.定位孔的添加
我们的印制板往往需要加一些安装定位孔，但是对于PowerPCB来说，这就属于与原理图不一样的器件摆放，需要在ECO方式下进行。但如果在最后的检查中，软件因此而给出我们许多的错误，就不大方便了。这种情况可以将定位孔器件设为非ECO注册的即可。
在编辑器件窗口下，选中“编辑电气特性”按钮，在该窗口中，选中“普通”项，不选中“ECO注册”项。这样在检查时，PowerPCB不会认为这个器件是需要与网表比较的，不会出现不该有的错误。
5.添加新的电源封装
由于我们的国际与美国软件公司的标准不太一致，所以我们尽量配备了国际库供大家使用。但是电源和地的新符号，必须在软件自带的库中添加，否则它不会认为你建的符号是电源。
所以当我们要建一个符合国标的电源符号时，需要先打开现有的电源符号组，选择“编辑电气连接”按钮，点按“添加”按钮，输入你新建的符号的名字等信息。然后，再选中“编辑门封装”按钮，选中你刚刚建立的符号名，绘制出你需要的形状，退出绘图状态，保存。这个新的符号就可以在原理图中调出了。
6.空脚的设置
我们用的器件中，有的管脚本身就是空脚，标志为NC。当我们建库的时候，就要注意，否则标志为NC的管脚会连在一起。这是由于你在建库时将NC管脚建在了“SINGAL_PINS”中，而PowerPCB认为“SINGAL_PINS”中的管脚是隐含的缺省管脚，是有用的管脚，如VCC和GND。所以，如果的NC管脚，必须将它们从“SINGAL_PINS”中删除掉，或者说，你根本无需理睬它，不用作任何特殊的定义。
7.三极管的管脚对照
三极管的封装变化很多，当自己建三极管的库时，我们往往会发现原理图的网表传到PCB中后，与自己希望的连接不一致。这个问题主要还是出在建库上。
由于三极管的管脚往往用E，B，C来标志，所以在创建自己的三极管库时，要在“编辑电气连接”窗口中选中“包括文字数字管脚”复选框，这时，“文字数字管脚”标签被点亮，进入该标签，将三极管的相应管脚改为字母。这样，与PCB封装对应连线时会感到比较便于识别。
8.表面贴器件的预处理
现在，由于小型化的需求，表面贴器件得到越来越多的应用。在布图过程中，表面贴器件的处理很重要，尤其是在布多层板的时候。因为，表面贴器件只在一层上有电气连接，不象双列直插器件在板子上的放置是通孔，所以，当别的层需要与表面器件相连时就要从表面贴器件的管脚上拉出一条短线，打孔，再与其它器件连接，这就是所谓的扇入（FAN-IN），扇出（FAN-OUT）操作。
如果需要的话，我们应该首先对表面贴器件进行扇入，扇出操作，然后再进行布线，这是因为如果我们只是在自动布线的设置文件中选择了要作扇入，扇出操作，软件会在布线的过程中进行这项操作，这时，拉出的线就会曲曲折折，而且比较长。所以，我们可以在布局完成后，先进入自动布线器，在设置文件中只选择扇入，扇出操作，不选择其它布线选项，这样从表面贴器件拉出来的线比较短，也比较整齐。
9.将板图加入AUTOCAD
有时我们需要将印制板图加入到结构图中，这时可以通过转换工具将PCB文件转换成AUTOCAD能够识别的格式。在PCB绘图框中，选中“文件”菜单中的“输出”菜单项，在弹出的文件输出窗口中将保存类型设为DXF文件，再保存。你就可以AUTOCAD中打开个这图了。
当然，PADS中有自动标注功能，可以对画好的印制板进行尺寸标注，自动显示出板框或定位孔的位置。要注意的是，标注结果在Drill-Drawing层要想在其它的输出图上加上标注，需要在输出时，特别加上这一层才行。
10. PowerPCB与ViewDraw的接口
用ViewDraw的原理图，可以产生PowerPCB的表，而PowerPCB读入网表后，一样可以进行自动布线等功能，而且，PowerPCB中有链接工具，可以与VIEWDRAW的原理图动态链接、修改，保持电气连接的一致性。
但是，由于软件修改升级的版本的差别，有时两个软件对器件名称的定义不一致，会造成网表传输错误。要避免这种错误的发生，最好专门建一个存放ViewDraw与PowerPCB对应器件的库，当然这只是针对于一部分不匹配的器件来说的。可以用PowerPCB中的拷贝功能，很方便地将已存在的PowerPCB中的其它库里的元件封装拷贝到这个库中，存成与VIEWDRAW中相对应的名字。
11.生成光绘文件
以前，我们做印制板时都是将印制板图拷在软盘上，直接给制版厂。这种做法保密性差，而且很烦琐，需要给制版厂另写很详细的说明文件。现在，我们用PowerPCB直接生产光绘文件给厂家就可以了。从光绘文件的名字上就可以看出这是第几层的走线，是丝印还是阻焊，十分方便，又安全。
转光绘文件步骤：
A．在PowerPCB的CAM输出窗口的DEVICE SETUP中将APERTURE改为999。
B．转走线层时，将文档类型选为ROUTING，然后在LAYER中选择板框和你需要放在这一层上的东西。不注意的是，转走线时要将LINE,TEXT去掉（除非你要在线路上做铜字）。
C．转阻焊时，将文档类型选为SOLD_MASK，在顶层阻焊中要将过孔选中。
D．转丝印时，将文档类型选为SILK SCREEN，其余参照步骤B和C。
E．转钻孔数据时，将文档类型选为NC DRILL，直接转换。
注意，转光绘文件时要先预览一下，预览中的图形就是你要的光绘输出的图形，所以要看仔细，以防出错。
有了对印制板设计的经验，如PowerPCB的强大功能，画复杂印制板已不是令人烦心的事情了。值得高兴的是，我们现在已经有了将TANGO的PCB转换成PowerPCB的工具，熟悉TANGO的广大科技人员可以更加方便的加入到PowerPCB绘图的行列中来，更加方便快捷地绘制出满意的印制板


第三篇 PCB互连设计过程中最大程度降低RF效应的基本方法

电路板系统的互连包括：芯片到电路板、PCB板内互连以及PCB与外部器件之间的三类互连。在RF设计中，互连点处的电磁特性是工程设计面临的主要问题之一，本文介绍上述三类互连设计的各种技巧，内容涉及器件安装方法、布线的隔离以及减少引线电感的措施等等。

目前有迹象表明，印刷电路板设计的频率越来越高。随着数据速率的不断增长，数据传送所要求的带宽也促使信号频率上限达到1GHz，甚至更高。这种高频信号技术虽然远远超出毫米波技术范围(30GHz)，但的确也涉及RF和低端微波技术。
RF工程设计方法必须能够处理在较高频段处通常会产生的较强电磁场效应。这些电磁场能在相邻信号线或PCB线上感生信号，导致令人讨厌的串扰(干扰及总噪声)，并且会损害系统性能。回损主要是由阻抗失配造成，对信号产生的影响如加性噪声和干扰产生的影响一样。
高回损有两种负面效应：1. 信号反射回信号源会增加系统噪声，使接收机更加难以将噪声和信号区分开来；2. 任何反射信号基本上都会使信号质量降低，因为输入信号的形状出现了变化。
尽管由于数字系统只处理1和0信号并具有非常好的容错性，但是高速脉冲上升时产生的谐波会导致频率越高信号越弱。尽管前向纠错技术可以消除一些负面效应，但是系统的部分带宽用于传输冗余数据，从而导致系统性能的降低。一个较好的解决方案是让RF效应有助于而非有损于信号的完整性。建议数字系统最高频率处(通常是较差数据点)的回损总值为-25dB，相当于VSWR为1.1。
PCB设计的目标是更小、更快和成本更低。对于RF PCB而言，高速信号有时会限制PCB设计的小型化。目前，解决串扰问题的主要方法是进行接地层管理，在布线之间进行间隔和降低引线电感(stud capacitance)。降低回损的主要方法是进行阻抗匹配。此方法包括对绝缘材料的有效管理以及对有源信号线和地线进行隔离，尤其在状态发生跳变的信号线和地之间更要进行间隔。
由于互连点是电路链上最为薄弱的环节，在RF设计中，互连点处的电磁性质是工程设计面临的主要问题，要考察每个互连点并解决存在的问题。电路板系统的互连包括芯片到电路板、PCB板内互连以及PCB与外部装置之间信号输入/输出等三类互连。

一、芯片到PCB板间的互连
Pentium IV以及包含大量输入/输出互连点的高速芯片已经面世。就芯片本身而言，其性能可靠，并且处理速率已经能够达到1GHz。在最近GHz互连研讨会(www.az.ww .com)上，最令人激动之处在于：处理I/O数量和频率不断增长问题的方法已经广为人知。芯片与PCB互连的最主要问题是互连密度太高会导致PCB材料的基本结构成为限制互连密度增长的因素。会议上提出了一个创新的解决方案，即采用芯片内部的本地无线发射器将数据传送到邻近的电路板上。
无论此方案是否有效，与会人员都非常清楚：就高频应用而言，IC设计技术已远远领先于PCB设计技术。

二、PCB板内互连 进行高频PCB设计的技巧和方法如下：
1. 传输线拐角要采用45°角，以降低回损(图1)；
2. 要采用绝缘常数值按层次严格受控的高性能绝缘电路板。这种方法有利于对绝缘材料与邻近布线之间的电磁场进行有效管理。
3. 要完善有关高精度蚀刻的PCB设计规范。要考虑规定线宽总误差为+/-0.0007英寸、对布线形状的下切(undercut)和横断面进行管理并指定布线侧壁电镀条件。对布线(导线)几何形状和涂层表面进行总体管理，对解决与微波频率相关的趋肤效应问题及实现这些规范相当重要。
4. 突出引线存在抽头电感，要避免使用有引线的组件。高频环境下，最好使用表面安装组件。
5. 对信号过孔而言，要避免在敏感板上使用过孔加工(pth)工艺，因为该工艺会导致过孔处产生引线电感。如一个20层板上的一个过孔用于连接1至3层时，引线电感可影响4到19层。
6. 要提供丰富的接地层。要采用模压孔将这些接地层连接起来防止3维电磁场对电路板的影响。
7. 要选择非电解镀镍或浸镀金工艺，不要采用HASL法进行电镀。这种电镀表面能为高频电流提供更好的趋肤效应(图2)。此外，这种高可焊涂层所需引线较少，有助于减少环境污染。
8. 阻焊层可防止焊锡膏的流动。但是，由于厚度不确定性和绝缘性能的未知性，整个板表面都覆盖阻焊材料将会导致微带设计中的电磁能量的较大变化。一般采用焊坝(solder dam)来作阻焊层。
如果你不熟悉这些方法，可向曾从事过军用微波电路板设计的经验丰富的设计工程师咨询。你还可同他们讨论一下你所能承受的价格范围。例如，采用背面覆铜共面(copper-backed coplanar)微带设计比带状线设计更为经济，你可就此同他们进行讨论以便得到更好的建议。优秀的工程师可能不习惯考虑成本问题，但是其建议也是相当有帮助的。现在要尽量对那些不熟悉RF效应、缺乏处理RF效应经验的年轻工程师进行培养，这将会是一项长期工作。
此外，还可以采用其他解决方案，如改进计算机型，使之具备RF效应处理能力。

三、PCB与外部装置互连
现在可以认为我们解决了板上以及各个分立组件互连上的所有信号管理问题。那么怎么解决从电路板到连接远端器件导线的信号输入/输出问题呢？同轴电缆技术的创新者Trompeter Electronics公司正致力于解决这个问题，并已经取得一些重要进展(图3)。另外，看一下图4中给出的电磁场。这种情况下，我们管理着微带到同轴电缆之间的转换。在同轴电缆中，地线层是环形交织的，并且间隔均匀。在微带中，接地层在有源线之下。这就引入了某些边缘效应，需在设计时了解、预测并加以考虑。当然，这种不匹配也会导致回损，必须最大程度减小这种不匹配以避免产生噪音和信号干扰。
电路板内阻抗问题的管理并不是一个可以忽略的设计问题。阻抗从电路板表层开始，然后通过一个焊点到接头，最后终结于同轴电缆处。由于阻抗随频率变化，频率越高，阻抗管理越难。在宽带上采用更高频率来传输信号的问题看来是设计中面临的主要问题。


本文总结
PCB平台技术需要不断改进以达到集成电路设计人员的要求。PCB设计中高频信号的管理以及PCB电路板上信号输入/输出的管理都需要不断的改进。无论以后会发生什么令人激动的创新，我都认为带宽将会越来越高，而采用高频信号技术就是实现这种带宽不断增长的前提。 ]]>