如果你发现，以前低速时代积累的设计经验现在似乎都不灵了，同样的设计，以前没问题，可是现在却无法工作，那么恭喜你，你碰到了硬件设计中最核心的问题：信号完整性。早一天遇到，对你来说是好事。
在过去的低速时代，电平跳变时信号上升时间较长，通常几个ns。器件间的互连线不至于影响电路的功能，没必要关心信号完整性问题。但在今天的高速时代，随着IC输出开关速度的提高，很多都在皮秒级，不管信号周期如何，几乎所有设计都遇到了信号完整性问题。另外，对低功耗追求使得内核电压越来越低，1.2v内核电压已经很常见了。因此系统能容忍的噪声余量越来越小，这也使得信号完整性问题更加突出。
广义上讲，信号完整性是指在电路设计中互连线引起的所有问题，它主要研究互连线的电气特性参数与数字信号的电压电流波形相互作用后，如何影响到产品性能的问题。主要表现在对时序的影响、信号振铃、信号反射、近端串扰、远端串扰、开关噪声、非单调性、地弹、电源反弹、衰减、容性负载、电磁辐射、电磁干扰等。
信号完整性问题的根源在于信号上升时间的减小。即使布线拓扑结构没有变化，如果采用了信号上升时间很小的IC芯片，现有设计也将处于临界状态或者停止工作。
下面谈谈几种常见的信号完整性问题。
反射：
图1显示了信号反射引起的波形畸变。看起来就像振铃，拿出你制作的电路板，测一测各种信号，比如时钟输出或是高速数据线输出，看看是不是存在这种波形。如果有，那么你该对信号完整性问题有个感性的认识了，对，这就是一种信号完整性问题。
很多硬件工程师都会在时钟输出信号上串接一个小电阻，至于为什么，他们中很多人都说不清楚，他们会说，很多成熟设计上都有，照着做的。或许你知道，可是确实很多人说不清这个小小电阻的作用，包括很多有了三四年经验的硬件工程师，很惊讶么?可这确实是事实，我碰到过很多。其实这个小电阻的作用就是为了解决信号反射问题。而且随着电阻的加大，振铃会消失，但你会发现信号上升沿不再那么陡峭了。这个解决方法叫阻抗匹配，奥，对了，一定要注意阻抗匹配，阻抗在信号完整性问题中占据着极其重要的地位。
串扰：
如果足够细心你会发现，有时对于某根信号线，从功能上来说并没有输出信号，但测量时，会有幅度很小的规则波形，就像有信号输出。这时你测量一下与它邻近的信号线，看看是不是有某种相似的规律！对，如果两根信号线靠的很近的话，通常会的。这就是串扰。当然，被串扰影响的信号线上的波形不一定和邻近信号波形相似，也不一定有明显的规律，更多的是表现为噪声形式。串扰在当今的高密度电路板中一直是个让人头疼的问题，由于布线空间小，信号必然靠得很近，因此你比须面对它，只能控制但无法消除。对于受到串扰的信号线，邻近信号的干扰对他来说就相当于噪声。
串扰大小和电路板上的很多因素有关，并不是仅仅因为两根信号线间的距离。当然，距离最容易控制，也是最常用的解决串扰的方法，但不是唯一方法。这也是很多工程师容易误解的地方。更深入的讨论，我会在后续文章中陆续推出，如果你感兴趣，可以常来于博士信号完整性研究网http://www.sig007.com，关注博士讲坛栏目。
轨道塌陷：
噪声不仅存在于信号网络中，电源分配系统也存在。我们知道，电源和地之间电流流经路径上不可避免存在阻抗，除非你能让电路板上的所有东西都变成超导体。那么，当电流变化时，不可避免产生压降，因此，真正送到芯片电源管脚上的电压会减小，有时减小得很厉害，就像电压突然产生了塌陷，这就是轨道塌陷。轨道塌陷有时会产生致命的问题，很可能影响你的电路板的功能。高性能处理器集成的门数越来越多，开关速度也越来越快，在更短的时间内消耗更多的开关电流，可以容忍的噪声变得越来越小。但同时控制噪声越来越难，因为高性能处理器对电源系统的苛刻要求，构建更低阻抗的电源分配系统变得越来越困难。你可能注意到了，又是阻抗，理解阻抗是理解信号完整性问题的关键。
信号完整性问题涉及面比较广，这里只是简单介绍几种现象，希望这篇文章能让你对信号完整性有个初步的认识。信号完整性，将是每个硬件工程师的必修课。早一天接触，早一天受益。
在过去的低速时代，电平跳变时信号上升时间较长，通常几个ns。器件间的互连线不至于影响电路的功能，没必要关心信号完整性问题。但在今天的高速时代，随着IC输出开关速度的提高，很多都在皮秒级，不管信号周期如何，几乎所有设计都遇到了信号完整性问题。另外，对低功耗追求使得内核电压越来越低，1.2v内核电压已经很常见了。因此系统能容忍的噪声余量越来越小，这也使得信号完整性问题更加突出。
广义上讲，信号完整性是指在电路设计中互连线引起的所有问题，它主要研究互连线的电气特性参数与数字信号的电压电流波形相互作用后，如何影响到产品性能的问题。主要表现在对时序的影响、信号振铃、信号反射、近端串扰、远端串扰、开关噪声、非单调性、地弹、电源反弹、衰减、容性负载、电磁辐射、电磁干扰等。
信号完整性问题的根源在于信号上升时间的减小。即使布线拓扑结构没有变化，如果采用了信号上升时间很小的IC芯片，现有设计也将处于临界状态或者停止工作。
下面谈谈几种常见的信号完整性问题。
反射：
图1显示了信号反射引起的波形畸变。看起来就像振铃，拿出你制作的电路板，测一测各种信号，比如时钟输出或是高速数据线输出，看看是不是存在这种波形。如果有，那么你该对信号完整性问题有个感性的认识了，对，这就是一种信号完整性问题。
很多硬件工程师都会在时钟输出信号上串接一个小电阻，至于为什么，他们中很多人都说不清楚，他们会说，很多成熟设计上都有，照着做的。或许你知道，可是确实很多人说不清这个小小电阻的作用，包括很多有了三四年经验的硬件工程师，很惊讶么?可这确实是事实，我碰到过很多。其实这个小电阻的作用就是为了解决信号反射问题。而且随着电阻的加大，振铃会消失，但你会发现信号上升沿不再那么陡峭了。这个解决方法叫阻抗匹配，奥，对了，一定要注意阻抗匹配，阻抗在信号完整性问题中占据着极其重要的地位。
串扰：
如果足够细心你会发现，有时对于某根信号线，从功能上来说并没有输出信号，但测量时，会有幅度很小的规则波形，就像有信号输出。这时你测量一下与它邻近的信号线，看看是不是有某种相似的规律！对，如果两根信号线靠的很近的话，通常会的。这就是串扰。当然，被串扰影响的信号线上的波形不一定和邻近信号波形相似，也不一定有明显的规律，更多的是表现为噪声形式。串扰在当今的高密度电路板中一直是个让人头疼的问题，由于布线空间小，信号必然靠得很近，因此你比须面对它，只能控制但无法消除。对于受到串扰的信号线，邻近信号的干扰对他来说就相当于噪声。
串扰大小和电路板上的很多因素有关，并不是仅仅因为两根信号线间的距离。当然，距离最容易控制，也是最常用的解决串扰的方法，但不是唯一方法。这也是很多工程师容易误解的地方。更深入的讨论，我会在后续文章中陆续推出，如果你感兴趣，可以常来于博士信号完整性研究网http://www.sig007.com，关注博士讲坛栏目。
轨道塌陷：
噪声不仅存在于信号网络中，电源分配系统也存在。我们知道，电源和地之间电流流经路径上不可避免存在阻抗，除非你能让电路板上的所有东西都变成超导体。那么，当电流变化时，不可避免产生压降，因此，真正送到芯片电源管脚上的电压会减小，有时减小得很厉害，就像电压突然产生了塌陷，这就是轨道塌陷。轨道塌陷有时会产生致命的问题，很可能影响你的电路板的功能。高性能处理器集成的门数越来越多，开关速度也越来越快，在更短的时间内消耗更多的开关电流，可以容忍的噪声变得越来越小。但同时控制噪声越来越难，因为高性能处理器对电源系统的苛刻要求，构建更低阻抗的电源分配系统变得越来越困难。你可能注意到了，又是阻抗，理解阻抗是理解信号完整性问题的关键。
信号完整性问题涉及面比较广，这里只是简单介绍几种现象，希望这篇文章能让你对信号完整性有个初步的认识。信号完整性，将是每个硬件工程师的必修课。早一天接触，早一天受益。
在电路设计的时候，在一块PCB板上存在多种电源、多种地的情况越来越多，例如48V,12V-12V,5V,-5V,3.3V,2.5V,1.8V1.5V等电源中常见的种类，AGND（模拟地）DGND（数字地）、PGND（保护地）等不同功能所需的地平面纵横交错，一部分IC明确要求本IC要进行单点接地，以及所需的电源、地平面挖空。为了保证这些地、电源都有高的可靠性，将每一种电源、地分配一层，即一个平面，必然导致电路板叠层的增加，电路板制作的成本大幅度升高。前面说过，电路板的制作成本和叠层数成正比。为了兼顾节约成本和保证电路板的可靠性，工程师在PCB设计的时候，会按照电路板的特点、将两种或者几种PCB的电源或地设计在同一个平面上，从而导致了电源、地平面的不完整，即地（电源）层分割。
一、PCB板的跨分割设计
电路上PCB走线穿过地（电源）层分割，信号的完整性会受到很大的影响，以及电路的EMI和EMC特性也发生变化，这就是跨分割问题。这些也往往是电子工程师容易忽略的问题。跨分割问题的产生主要有两个来源：
1、电源/地平面的分割
如图4-12所示，在同一层（地层）上有模拟地和数字地的分割。当PCB走线穿过这个分割带时，跨分割问题产生了。
2、密集过孔或密集插装（压接）器件管脚定义不当造成的分割
密集过孔或密集插装（压接）器件在管脚定义时如果分布得不合理，而管脚之间的距离很小，会在地层或者定义层造成了一个狭长的隔离带。如果有走线穿过这个分割，就造成做跨分割现象。
我们先看看如图4-13所示的走线。
这些布线表面上无可挑剔：整齐，漂亮，也是一般电子或电路工程师所喜欢的布线方式。我们再看一下这些过孔对应区域的电源/地平面（图6-14），就会发现产生了电源、地层分割问题。
在图4-13 中，由于过孔间距过近，在电源/地平面上造成一条长长分割带，如图4-14所示，如果有走线穿过这个分割带时，跨分割问题也产生了。这类问题主要出现在电路中总线布线时容易出现，必须引起广大工程师的注意。
同样地，当通孔（包括焊盘和过孔）穿过地/电源平面时，如果通孔之间的距离靠得过近，上述问题也就同样出现了。这类问题主要出现在密集插装（压接）器件管脚定义不当时容易出现。因此，在定义密集插装（压接）器件管脚信号时，不仅要考虑信号的个数种类，还必须考虑信号总线的排列方式，避免对电源、地平面造成分割带来跨分割问题。
二、PCB板的跨分割走线的危害
跨分割走线的主要危害包括：
（1）导致走线的阻抗不连续；
（2）容易使信号之间发生串扰；
（3）可能引起信号的反射；
（4）增大电流环路面积，加大环路电感，使输出的波形容易振荡；
（5）增加向空间的辐射干扰，同时易受空间磁场的影响；
（6）加大与板上其他电路产生磁场耦合的可能性；
（7）环路电感上的高频压降构成共模辐射源，并通过外接电缆产生共模辐射。
为了形象地描述跨分割走线对电路的危害，我们用图4-15给出了一个地槽引起高频信号产生串扰的示意图。
对于需要严格的阻抗控制、按带状线模型走线的高速信号线而言，还会因为上平面、下平面或上下平面的开槽破坏带状线模型，造成阻抗的不连续，引起严重的信号失真，使信号的可靠度下降。
为了形象地描述跨分割走线对电磁干扰的影响，笔者进行“了试验对比。从对比的结果很容易看到跨分割的影响。
在一块PCB板上布了两根走线，两者激励源相同，负载完全一样，均走在同一布线层，长度均为6000MIL，惟一不同的是，一个跨了平面分割，另外一个参考平面完整。通过开关切换，在保证外部条件完全相同的情况下，分别让其中的一个网络上电，在半波暗室测试结果如下：
从图4-16和图4-17可以清楚地看出：信号跨分割区会增加辐射8dB-10dB；具体增加的辐射强度取决于跨分割导致的回流路径回路面积的大小，也与周围的电磁干扰环境有关。如果一条时钟线在对外接口线缆附近跨分割布线，其导致的电磁干扰强度可能超过20dB。由此可见跨分割布线会造成很大的电磁干扰，不仅干扰自身，同时它的电磁辐射还会对周围其他的电路或系统造成干扰。因此，我们在布线的时候一定要注意，尽量避免跨分割走线。
三、PCB板避免跨分割的办法
跨分割走线给电路带来很大的危害，我们在实际电路的时候，应该尽量避免造成跨分割现象，主要注意以下几点：
（1）走线避免穿越分割带，走线的时候考虑地、电源的分割，让走线绕开电源的分割问题，
也可以增加电路的叠层数来避免跨分割问题。
（2）通常布线的时候，电源分割是在不信号线之后设计，做电源或地分割时，一定要注意在地、电源分割的时候，会对哪些信号造成影响，会造成哪些信号线的跨分割走线，哪些是我们可以避免的，注意适当地调整地、电源分割。
（3）过孔设计和散孔不应过于密集，造成地、电源平面的隔离带。
（4）插装器件或者接插件在定义时，要分布地合理，充分考虑对地、电源平面的影响，是否造成分割，导致EMI增强。
一、PCB板的跨分割设计
电路上PCB走线穿过地（电源）层分割，信号的完整性会受到很大的影响，以及电路的EMI和EMC特性也发生变化，这就是跨分割问题。这些也往往是电子工程师容易忽略的问题。跨分割问题的产生主要有两个来源：
1、电源/地平面的分割
如图4-12所示，在同一层（地层）上有模拟地和数字地的分割。当PCB走线穿过这个分割带时，跨分割问题产生了。
2、密集过孔或密集插装（压接）器件管脚定义不当造成的分割
密集过孔或密集插装（压接）器件在管脚定义时如果分布得不合理，而管脚之间的距离很小，会在地层或者定义层造成了一个狭长的隔离带。如果有走线穿过这个分割，就造成做跨分割现象。
我们先看看如图4-13所示的走线。
这些布线表面上无可挑剔：整齐，漂亮，也是一般电子或电路工程师所喜欢的布线方式。我们再看一下这些过孔对应区域的电源/地平面（图6-14），就会发现产生了电源、地层分割问题。
在图4-13 中，由于过孔间距过近，在电源/地平面上造成一条长长分割带，如图4-14所示，如果有走线穿过这个分割带时，跨分割问题也产生了。这类问题主要出现在电路中总线布线时容易出现，必须引起广大工程师的注意。
同样地，当通孔（包括焊盘和过孔）穿过地/电源平面时，如果通孔之间的距离靠得过近，上述问题也就同样出现了。这类问题主要出现在密集插装（压接）器件管脚定义不当时容易出现。因此，在定义密集插装（压接）器件管脚信号时，不仅要考虑信号的个数种类，还必须考虑信号总线的排列方式，避免对电源、地平面造成分割带来跨分割问题。
二、PCB板的跨分割走线的危害
跨分割走线的主要危害包括：
（1）导致走线的阻抗不连续；
（2）容易使信号之间发生串扰；
（3）可能引起信号的反射；
（4）增大电流环路面积，加大环路电感，使输出的波形容易振荡；
（5）增加向空间的辐射干扰，同时易受空间磁场的影响；
（6）加大与板上其他电路产生磁场耦合的可能性；
（7）环路电感上的高频压降构成共模辐射源，并通过外接电缆产生共模辐射。
为了形象地描述跨分割走线对电路的危害，我们用图4-15给出了一个地槽引起高频信号产生串扰的示意图。
对于需要严格的阻抗控制、按带状线模型走线的高速信号线而言，还会因为上平面、下平面或上下平面的开槽破坏带状线模型，造成阻抗的不连续，引起严重的信号失真，使信号的可靠度下降。
为了形象地描述跨分割走线对电磁干扰的影响，笔者进行“了试验对比。从对比的结果很容易看到跨分割的影响。
在一块PCB板上布了两根走线，两者激励源相同，负载完全一样，均走在同一布线层，长度均为6000MIL，惟一不同的是，一个跨了平面分割，另外一个参考平面完整。通过开关切换，在保证外部条件完全相同的情况下，分别让其中的一个网络上电，在半波暗室测试结果如下：
从图4-16和图4-17可以清楚地看出：信号跨分割区会增加辐射8dB-10dB；具体增加的辐射强度取决于跨分割导致的回流路径回路面积的大小，也与周围的电磁干扰环境有关。如果一条时钟线在对外接口线缆附近跨分割布线，其导致的电磁干扰强度可能超过20dB。由此可见跨分割布线会造成很大的电磁干扰，不仅干扰自身，同时它的电磁辐射还会对周围其他的电路或系统造成干扰。因此，我们在布线的时候一定要注意，尽量避免跨分割走线。
三、PCB板避免跨分割的办法
跨分割走线给电路带来很大的危害，我们在实际电路的时候，应该尽量避免造成跨分割现象，主要注意以下几点：
（1）走线避免穿越分割带，走线的时候考虑地、电源的分割，让走线绕开电源的分割问题，
也可以增加电路的叠层数来避免跨分割问题。
（2）通常布线的时候，电源分割是在不信号线之后设计，做电源或地分割时，一定要注意在地、电源分割的时候，会对哪些信号造成影响，会造成哪些信号线的跨分割走线，哪些是我们可以避免的，注意适当地调整地、电源分割。
（3）过孔设计和散孔不应过于密集，造成地、电源平面的隔离带。
（4）插装器件或者接插件在定义时，要分布地合理，充分考虑对地、电源平面的影响，是否造成分割，导致EMI增强。
1、3点以上连线，尽量让线依次通过各点，便于测试，线长尽量短，如下图（按前一种）：
2、引脚之间尽量不要放线，特别是集成电路引脚之间和周围。
3、不同层之间的线尽量不要平行，以免形成实际上的电容。
4、布线尽量是直线，或45度折线，避免产生电磁辐射。
5、地线、电源线至少10-15mil以上（对逻辑电路）。
6、尽量让铺地多义线连在一起，增大接地面积。线与线之间尽量整齐。
7、注意元件排放均匀，以便安装、插件、焊接操作。文字排放在当前字符层，位置合理，注意朝向，避免被遮挡，便于生产。
8、元件排放多考虑结构，贴片元件有正负极应在封装和最后标明，避免空间冲突。
9、目前印制板可作4—5mil的布线，但通常作6mil线宽，8mil线距，12/20mil焊盘。布线应考虑灌入电流等的影响。
10、功能块元件尽量放在一起，斑马条等LCD附近元件不能靠之太近。
11、过孔要涂绿油（置为负一倍值）。
12、电池座下最好不要放置焊盘、过空等，PAD和VIL尺寸合理。
13、布线完成后要仔细检查每一个联线（包括NETLABLE）是否真的连接上（可用点亮法）。
14、振荡电路元件尽量靠近IC，振荡电路尽量远离天线等易受干扰区。晶振下要放接地焊盘。
15、多考虑加固、挖空放元件等多种方式，避免辐射源过多。
16、设计流程：
A：设计原理图；
B：确认原理；
C：检查电器连接是否完全；
D：检查是否封装所有元件，是否尺寸正确；
E：放置元件；
F：检查元件位置是否合理（可打印1：1图比较）；
G：可先布地线和电源线；
H：检查有无飞线（可关掉除飞线层外其他层）；
I：优化布线；
J：再检查布线完整性；
K：比较网络表，查有无遗漏；
L：规则校验，有无不应该的错误标号；
M：文字说明整理；
N：添加制板标志性文字说明；
O：综合性检查。
2、引脚之间尽量不要放线，特别是集成电路引脚之间和周围。
3、不同层之间的线尽量不要平行，以免形成实际上的电容。
4、布线尽量是直线，或45度折线，避免产生电磁辐射。
5、地线、电源线至少10-15mil以上（对逻辑电路）。
6、尽量让铺地多义线连在一起，增大接地面积。线与线之间尽量整齐。
7、注意元件排放均匀，以便安装、插件、焊接操作。文字排放在当前字符层，位置合理，注意朝向，避免被遮挡，便于生产。
8、元件排放多考虑结构，贴片元件有正负极应在封装和最后标明，避免空间冲突。
9、目前印制板可作4—5mil的布线，但通常作6mil线宽，8mil线距，12/20mil焊盘。布线应考虑灌入电流等的影响。
10、功能块元件尽量放在一起，斑马条等LCD附近元件不能靠之太近。
11、过孔要涂绿油（置为负一倍值）。
12、电池座下最好不要放置焊盘、过空等，PAD和VIL尺寸合理。
13、布线完成后要仔细检查每一个联线（包括NETLABLE）是否真的连接上（可用点亮法）。
14、振荡电路元件尽量靠近IC，振荡电路尽量远离天线等易受干扰区。晶振下要放接地焊盘。
15、多考虑加固、挖空放元件等多种方式，避免辐射源过多。
16、设计流程：
A：设计原理图；
B：确认原理；
C：检查电器连接是否完全；
D：检查是否封装所有元件，是否尺寸正确；
E：放置元件；
F：检查元件位置是否合理（可打印1：1图比较）；
G：可先布地线和电源线；
H：检查有无飞线（可关掉除飞线层外其他层）；
I：优化布线；
J：再检查布线完整性；
K：比较网络表，查有无遗漏；
L：规则校验，有无不应该的错误标号；
M：文字说明整理；
N：添加制板标志性文字说明；
O：综合性检查。
随着PCB 系统的向着高密度和高速度的趋势不断的发展，电源的完整性问题，信号的完整性问题（SI），以及EMI，EMC 的问题越来越突出，严重的影响了系统的性能甚至功能的实现。所谓高速并没有确切的定义，当然并不单单指时钟的速度，还包括数字系统上升沿及下降沿的跳变的速度，跳变的速度越快，上升和下降的时间越短，信号的高次谐波分量越丰富，当然就越容易引起SI，EMC，EMI 的问题。本文根据以往的一些经验在以下几个方面对高速PCB 的设计提出一些看法，希望对各位同事能有所帮助。
电源在系统设计中的重要性
不同传输线路的设计规则
电磁干扰的产生以及避免措施
二：电源的完整性
1． 供电电压的压降问题。
随着芯片工艺的提高，芯片的内核电压及IO 电压越来越小，但功耗还是很大，所以电流有上升的趋势。在内核及电压比较高，功耗不是很大的系统中，电压压降问题也许不是很突出，但如果内核电压比较小，功耗又比较大的情况下，电源路径上的哪怕是0.1V的压降都是不允许的，比如说ADI 公司的TS201 内核电压只有1.2V，内核供电电流要2.68A，如果路径上有0.1 欧姆的电阻，电压将会有0.268V 的压降，这么大的压降会使芯片工作不正常。如何尽量减小路径上的压降呢？主要通过以下几种方法。
a：尽量保证电源路径的畅通，减小路径上的阻抗，包括热焊盘的连接方式，应该尽量的保持电流的畅通，如下图1 和图2 的比较，很明显图2 中选择的热焊盘要强于图1。
b：尽量增加大电流层的铜厚，最好能铺设两层同一网络的电源，以保证大电流能顺利的流过，避免产生过大的压降，关于电流大小和所流经铜厚的关系如表1 所示。
（表1）
1 oz.铜即35 微米厚，2 oz.70 微米, 类推
举例说，线宽0.025 英寸，采用2 oz.盎斯的铜，而允许温升30 度，
那查表可知， 最大安全电流是 4.0A 。
2． 同步开关噪声的问题。
同步开关噪声（Simultaneous Switch Noise，简称SSN）是指当器件处于开关状态，产生瞬间变化的电流（di/dt），在经过回流途径上存在的电感时，形成交流压降，从而引起噪声，所以也称为Δi 噪声。开关速度越快，瞬间电流变化越显著，电流回路上的电感越大，则产生的SSN 越严重。基本公式为：
VSSN=N·LLoop·(dI/dt) 公式1。
其中I 指单个开关输出的电流，N 是同时开关的驱动端数目，LLoop为整个回流路径上的电感，而VSSN就是同步开关噪声的大小。
如果是由于封装电感而引起地平面的波动，造成芯片地和系统地不一致，芯片的地被抬高这种现象我们称为地弹（Groundbounce）。同样，如果是由于封装电感引起的芯片和系统电源被降低，就称为电源反弹（PowerBounce）。如果芯片内部多个驱动同时开关时，会造成很大的芯片电源电压的压降和地平面的抬高，从而造成芯片的驱动能力的降低，电路速度会减慢。由公式1 可知减小回路电感可以减小VSSN，其中回路电感包括芯片管脚的寄生电感，芯片内部电源和芯片内部地的电感，系统的电源和地的电感，以及信号线自身的电感，这四部分组成。所以见小VSSN 的办法主要有以下几种方式。
a : 降低芯片内部驱动器的开关速率和同时开关的数目，以减小di/dt，不过这种方式不现实，因为电路设计的方向就是更快，更密。
b : 降低系统供给电源的电感，高速电路设计中要求使用单独的电源层，并让电源层和地平面尽量接近。
c :降低芯片封装中的电源和地管脚的电感，比如增加电源/地的管脚数目，减短引线长度，尽可能采用大面积铺铜。
d :增加电源和地的互相耦合电感也可以减小回路总的电感，因此要让电源和地的管脚成对分布，并尽量靠近。
3. 地的分割原则
任何一根信号线中的电流都要通过和它临近的地平面来回到它的驱动端，所以我们进行地的分割的时候要避免避免割断高速信号的回留路径，如下图所示：
上面的信号回路的电流不得不绕过分割槽，这样会产生很多相关的EMI 问题，以及会给信号线的阻抗匹配产生影响。
三：不同传输线路的设计规则
根据信号线所处印制版中的层叠位置可以将信号线分为微带线和带状线，其中微带线是指在PCB 的表层所走的线，有一层介质和它相临，信号传输速度较带状线要快，带状线在PCB 的内层，有两层介质相临，信号传输速度比微带线要慢，但是EMI，EMC 以及串扰等性能要好的多，所以建议高速信号都走成带状线。
根据信号线传输信号的方式最常见的有两种方式包括单端线和差分线。其中影响单端线传输性能的包括信号的反射和串扰。差分线虽然噪声免疫，但对阻抗控制，差分对间的线长要有严格的控制。下面分别对影响单端线和差分线性能的因素进行一下分析。
1． 单端线反射的形成以及消除办法
我们知道如果源端的阻抗和终端的阻抗相匹配那么信号的功率将会是最大，如果终端和源端阻抗不匹配则将会引起信号的反射，部分信号还会辐射出去造成EMI 问题。
那么什么时候反射不用考虑，什么时候不得不考虑呢？如图
所示，假设信号从源端由高电平变为低电平传输出去，信号传输延时为Tp，（有的文档将沿跳变时间<=四分之一Tp 做为把信号线看成微波中传输线的条件）如果2Tp 小于信号沿的跳边时间的话，反射因素就不用考虑，因为不会影响电平的判断，只会使沿的跳变不规则。相反的如果2Tp 大于信号沿跳变的时间，那么反射会在发射端形成振铃现象，会影响到电平的判断，所以要考虑影响。信号线在介质中的传输速度为：
公式2
公式2 为信号线为带状线时的传输公式。当信号线为微带线时，传输的介电常数的计算公式为：
公式3
如果信号线过长则反射因素就不得不考虑。解决的办法可以在线上串一个小欧姆阻值的电阻，还可以并一个小容值的电容，不过这种方法不太现实。图5 为串联电阻之前的波形，图6 为串联电阻之后的波形。
2． 影响信号间串扰的因素及解决办法。
串扰是信号传输中常见的问题，有些说法只要控制间距是线宽的3 倍就可以了，也就是常说的3W 原则，这种说法只是说间距越大越好，但还是不够全面。
由上图可知除了和线间距D 有关，还和走线层和参考平面的高度H有关。D 越大越好，H 越小越好。随着PCB 的密度越来越高，有时候不能满足3W 原则，这就要根据系统的实际情况，看多大的串扰能够忍受，另外由于工艺的原因H 也不能太小，一般都不要小于5mil。
3． 差分线阻抗匹配和走线应注意事项
现今LVDS 走线越来越流行，主要原因是因为它是采用一对线对一个信号进行传输，其中一根上传输正信号，另一根上传输相反的电平，在接收端相减，这样可以把走线上的共模噪声消除。另外就是因为它的低功耗，LVDS 一般都采用电流驱动，电压幅度才350mvpp。
当然它也有缺点就是需要2 倍宽度的走线数来传输数据。
差分线一般传输信号的速度都比较快，所以要进行严格的阻抗控制，一般都控制在100 欧姆。下图为一个差分传输模型，其中Z11和Z22 分别为两跟信号线的特性阻抗，K 为另外一跟线对自己的耦合系数。I 为线上的电流。
1 线上任意一点的电压为V1=Z11*i1+Z11*i1*K
2 线上任意一点的电压为 V2=Z22*i2+Z22*i2*K 因为Z11=Z22=Z0，
i1=-i2,所以V1 和V2 大小相等方向相反。所以差分阻抗为
Zdiff=2*Z0*（1-K） 公式4
由公式4 可知差分阻抗不仅和单跟线的特性阻抗Z0 有关，还和耦合系数K 有关，所以调整线宽，间距，介电常数，电介质厚度，都会影响到差分阻抗。
另外差分线大多应用在源同步时钟系统当中，这就要求数据线和时钟线的长度要匹配，类外由差分线自身的特性要求一对之间的两跟线要匹配。下图上面的为等长的理想的差分线在接收端的情形。可以看到两跟线完全等延时，再相减之后不会出现误码。而下面的图为其中一跟线的延时比另一跟要长的情形，这样再相减误码很容易产生。
图11
图12
由于布线工具和器件本身以及工艺的原因很难做到没一对线和对与对之间的线都匹配，至于相差多少合适，并没有严格的公式，即使有也要具体情况具体分析，不可能都使用。根据以往的调试经验当信号工作在500MHZ~~800MHZ 之间时，对内相差80mil，对间和时钟相差+-250mil，不会出现问题。（仅做参考）。
四：电磁干扰的产生及避免措施
EMI 即电磁辐射是很常见的问题，主要减少电磁辐射的办法有以下几种方法：
a ：屏蔽。在比较敏感或高速的信号周围用地平面进行屏蔽，每格1000mil 打一个地孔。
b ：避免或减小信号的环路面积。由电磁场理论可知变化的电场产生变化的磁场，当开关频率很高的时候，会由环路向外辐射电磁能量，也容易接收外面的磁场，就象是一个天线，所以应该尽量避免。
c ：做好电源的滤波。滤波的器件主要包括磁珠和电容。磁珠类似带通滤波器，可以抑制高频，选择不同容值的电容可以针对不同频率的滤波起到旁路作用。
五：总结
随着PCB 密度，速度的提高，以及工艺方面的限制，信号完整性问题，以及电磁兼容问题会越来越突出，但只要我们依据一定的设计准则，通过一些仿真软件比如说Hyperlynx，还是可以把高速设计问题很好的解决。
电源在系统设计中的重要性
不同传输线路的设计规则
电磁干扰的产生以及避免措施
二：电源的完整性
1． 供电电压的压降问题。
随着芯片工艺的提高，芯片的内核电压及IO 电压越来越小，但功耗还是很大，所以电流有上升的趋势。在内核及电压比较高，功耗不是很大的系统中，电压压降问题也许不是很突出，但如果内核电压比较小，功耗又比较大的情况下，电源路径上的哪怕是0.1V的压降都是不允许的，比如说ADI 公司的TS201 内核电压只有1.2V，内核供电电流要2.68A，如果路径上有0.1 欧姆的电阻，电压将会有0.268V 的压降，这么大的压降会使芯片工作不正常。如何尽量减小路径上的压降呢？主要通过以下几种方法。
a：尽量保证电源路径的畅通，减小路径上的阻抗，包括热焊盘的连接方式，应该尽量的保持电流的畅通，如下图1 和图2 的比较，很明显图2 中选择的热焊盘要强于图1。
b：尽量增加大电流层的铜厚，最好能铺设两层同一网络的电源，以保证大电流能顺利的流过，避免产生过大的压降，关于电流大小和所流经铜厚的关系如表1 所示。
（表1）
1 oz.铜即35 微米厚，2 oz.70 微米, 类推
举例说，线宽0.025 英寸，采用2 oz.盎斯的铜，而允许温升30 度，
那查表可知， 最大安全电流是 4.0A 。
2． 同步开关噪声的问题。
同步开关噪声（Simultaneous Switch Noise，简称SSN）是指当器件处于开关状态，产生瞬间变化的电流（di/dt），在经过回流途径上存在的电感时，形成交流压降，从而引起噪声，所以也称为Δi 噪声。开关速度越快，瞬间电流变化越显著，电流回路上的电感越大，则产生的SSN 越严重。基本公式为：
VSSN=N·LLoop·(dI/dt) 公式1。
其中I 指单个开关输出的电流，N 是同时开关的驱动端数目，LLoop为整个回流路径上的电感，而VSSN就是同步开关噪声的大小。
如果是由于封装电感而引起地平面的波动，造成芯片地和系统地不一致，芯片的地被抬高这种现象我们称为地弹（Groundbounce）。同样，如果是由于封装电感引起的芯片和系统电源被降低，就称为电源反弹（PowerBounce）。如果芯片内部多个驱动同时开关时，会造成很大的芯片电源电压的压降和地平面的抬高，从而造成芯片的驱动能力的降低，电路速度会减慢。由公式1 可知减小回路电感可以减小VSSN，其中回路电感包括芯片管脚的寄生电感，芯片内部电源和芯片内部地的电感，系统的电源和地的电感，以及信号线自身的电感，这四部分组成。所以见小VSSN 的办法主要有以下几种方式。
a : 降低芯片内部驱动器的开关速率和同时开关的数目，以减小di/dt，不过这种方式不现实，因为电路设计的方向就是更快，更密。
b : 降低系统供给电源的电感，高速电路设计中要求使用单独的电源层，并让电源层和地平面尽量接近。
c :降低芯片封装中的电源和地管脚的电感，比如增加电源/地的管脚数目，减短引线长度，尽可能采用大面积铺铜。
d :增加电源和地的互相耦合电感也可以减小回路总的电感，因此要让电源和地的管脚成对分布，并尽量靠近。
3. 地的分割原则
任何一根信号线中的电流都要通过和它临近的地平面来回到它的驱动端，所以我们进行地的分割的时候要避免避免割断高速信号的回留路径，如下图所示：
上面的信号回路的电流不得不绕过分割槽，这样会产生很多相关的EMI 问题，以及会给信号线的阻抗匹配产生影响。
三：不同传输线路的设计规则
根据信号线所处印制版中的层叠位置可以将信号线分为微带线和带状线，其中微带线是指在PCB 的表层所走的线，有一层介质和它相临，信号传输速度较带状线要快，带状线在PCB 的内层，有两层介质相临，信号传输速度比微带线要慢，但是EMI，EMC 以及串扰等性能要好的多，所以建议高速信号都走成带状线。
根据信号线传输信号的方式最常见的有两种方式包括单端线和差分线。其中影响单端线传输性能的包括信号的反射和串扰。差分线虽然噪声免疫，但对阻抗控制，差分对间的线长要有严格的控制。下面分别对影响单端线和差分线性能的因素进行一下分析。
1． 单端线反射的形成以及消除办法
我们知道如果源端的阻抗和终端的阻抗相匹配那么信号的功率将会是最大，如果终端和源端阻抗不匹配则将会引起信号的反射，部分信号还会辐射出去造成EMI 问题。
那么什么时候反射不用考虑，什么时候不得不考虑呢？如图
所示，假设信号从源端由高电平变为低电平传输出去，信号传输延时为Tp，（有的文档将沿跳变时间<=四分之一Tp 做为把信号线看成微波中传输线的条件）如果2Tp 小于信号沿的跳边时间的话，反射因素就不用考虑，因为不会影响电平的判断，只会使沿的跳变不规则。相反的如果2Tp 大于信号沿跳变的时间，那么反射会在发射端形成振铃现象，会影响到电平的判断，所以要考虑影响。信号线在介质中的传输速度为：公式2公式2 为信号线为带状线时的传输公式。当信号线为微带线时，传输的介电常数的计算公式为：
公式3如果信号线过长则反射因素就不得不考虑。解决的办法可以在线上串一个小欧姆阻值的电阻，还可以并一个小容值的电容，不过这种方法不太现实。图5 为串联电阻之前的波形，图6 为串联电阻之后的波形。
2． 影响信号间串扰的因素及解决办法。
串扰是信号传输中常见的问题，有些说法只要控制间距是线宽的3 倍就可以了，也就是常说的3W 原则，这种说法只是说间距越大越好，但还是不够全面。
由上图可知除了和线间距D 有关，还和走线层和参考平面的高度H有关。D 越大越好，H 越小越好。随着PCB 的密度越来越高，有时候不能满足3W 原则，这就要根据系统的实际情况，看多大的串扰能够忍受，另外由于工艺的原因H 也不能太小，一般都不要小于5mil。
3． 差分线阻抗匹配和走线应注意事项
现今LVDS 走线越来越流行，主要原因是因为它是采用一对线对一个信号进行传输，其中一根上传输正信号，另一根上传输相反的电平，在接收端相减，这样可以把走线上的共模噪声消除。另外就是因为它的低功耗，LVDS 一般都采用电流驱动，电压幅度才350mvpp。
当然它也有缺点就是需要2 倍宽度的走线数来传输数据。
差分线一般传输信号的速度都比较快，所以要进行严格的阻抗控制，一般都控制在100 欧姆。下图为一个差分传输模型，其中Z11和Z22 分别为两跟信号线的特性阻抗，K 为另外一跟线对自己的耦合系数。I 为线上的电流。
1 线上任意一点的电压为V1=Z11*i1+Z11*i1*K
2 线上任意一点的电压为 V2=Z22*i2+Z22*i2*K 因为Z11=Z22=Z0，
i1=-i2,所以V1 和V2 大小相等方向相反。所以差分阻抗为
Zdiff=2*Z0*（1-K） 公式4
由公式4 可知差分阻抗不仅和单跟线的特性阻抗Z0 有关，还和耦合系数K 有关，所以调整线宽，间距，介电常数，电介质厚度，都会影响到差分阻抗。
另外差分线大多应用在源同步时钟系统当中，这就要求数据线和时钟线的长度要匹配，类外由差分线自身的特性要求一对之间的两跟线要匹配。下图上面的为等长的理想的差分线在接收端的情形。可以看到两跟线完全等延时，再相减之后不会出现误码。而下面的图为其中一跟线的延时比另一跟要长的情形，这样再相减误码很容易产生。
图11
图12
由于布线工具和器件本身以及工艺的原因很难做到没一对线和对与对之间的线都匹配，至于相差多少合适，并没有严格的公式，即使有也要具体情况具体分析，不可能都使用。根据以往的调试经验当信号工作在500MHZ~~800MHZ 之间时，对内相差80mil，对间和时钟相差+-250mil，不会出现问题。（仅做参考）。
四：电磁干扰的产生及避免措施
EMI 即电磁辐射是很常见的问题，主要减少电磁辐射的办法有以下几种方法：
a ：屏蔽。在比较敏感或高速的信号周围用地平面进行屏蔽，每格1000mil 打一个地孔。
b ：避免或减小信号的环路面积。由电磁场理论可知变化的电场产生变化的磁场，当开关频率很高的时候，会由环路向外辐射电磁能量，也容易接收外面的磁场，就象是一个天线，所以应该尽量避免。
c ：做好电源的滤波。滤波的器件主要包括磁珠和电容。磁珠类似带通滤波器，可以抑制高频，选择不同容值的电容可以针对不同频率的滤波起到旁路作用。
五：总结
随着PCB 密度，速度的提高，以及工艺方面的限制，信号完整性问题，以及电磁兼容问题会越来越突出，但只要我们依据一定的设计准则，通过一些仿真软件比如说Hyperlynx，还是可以把高速设计问题很好的解决。
现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的 LVDS、GTL、PGTL、CML、HSTL、SSTL等。下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。
TTL
全名：Transistor-Transistor Logic 三极管结构。
Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。
因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。所以后来就把一部分“砍”掉了。也就是后面的LVTTL。
LVTTL
又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。
3.3V LVTTL： Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。
2.5V LVTTL： Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。
更低的LVTTL不常用就先不讲了。多用在处理器等高速芯片，使用时查看芯片手册就OK了。
TTL使用注意
TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻； TTL电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下电阻下拉。TTL输出不能驱动CMOS输入。
CMOS
全名：Complementary Metal Oxide Semiconductor（ PMOS+NMOS）
Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。
相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。
LVCMOS
对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。
3.3V LVCMOS：
Vcc：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。
2.5V LVCMOS：
Vcc：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。
CMOS使用注意
CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值(比如一些芯片是0.7V)时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。
ECL
全名：Emitter Coupled Logic 发射极耦合逻辑电路(差分结构)
Vcc=0V；Vee：-5.2V；VOH=-0.88V；VOL=-1.72V；VIH=-1.24V；VIL=-1.36V。
速度快，驱动能力强，噪声小，很容易达到几百M的应用。但是功耗大，需要负电源。为简化电源，出现了PECL(ECL结构，改用正电压供电)和LVPECL。
PECL
全名：Pseudo/Positive ECL
Vcc=5V；VOH=4.12V；VOL=3.28V；VIH=3.78V；VIL=3.64V
LVPELC
全名：Low Voltage PECL
Vcc=3.3V；VOH=2.42V；VOL=1.58V；VIH=2.06V；VIL=1.94V
ECL、PECL、LVPECL使用注意
不同电平不能直接驱动。中间可用交流耦合、电阻网络或专用芯片进行转换。以上三种均为射随输出结构，必须有电阻拉到一个直流偏置电压。(如多用于时钟的LVPECL：直流匹配时用130欧上拉，同时用82欧下拉；交流匹配时用82欧上拉，同时用130欧下拉。但两种方式工作后直流电平都在1.95V左右。) 前面的电平标准摆幅都比较大，为降低电磁辐射，同时提高开关速度又推出LVDS电平标准。
LVDS
全名：Low Voltage Differential Signaling
差分对输入输出，内部有一个恒流源3.5-4mA，在差分线上改变方向来表示0和1。通过外部的100欧匹配电阻(并在差分线上靠近接收端)转换为±350mV的差分电平。
LVDS使用注意
可以达到600M以上，PCB要求较高，差分线要求严格等长，差最好不超过10mil(0.25mm)。100欧电阻离接收端距离不能超过500mil，最好控制在300mil以内。
下面的电平用的可能不是很多，篇幅关系，只简单做一下介绍。
CML
是内部做好匹配的一种电路，不需再进行匹配。三极管结构，也是差分线，速度能达到3G以上。只能点对点传输。
GTL
类似CMOS的一种结构，输入为比较器结构，比较器一端接参考电平，另一端接输入信号。1.2V电源供电。
Vcc=1.2V；VOH>=1.1V；VOL<=0.4V；VIH>=0.85V；VIL<=0.75V
PGTL/GTL+：
Vcc=1.5V；VOH>=1.4V；VOL<=0.46V；VIH>=1.2V；VIL<=0.8V
HSTL
主要用于QDR存储器的一种电平标准：一般有V?CCIO=1.8V和V??CCIO=1.5V。和上面的GTL相似，输入为输入为比较器结构，比较器一端接参考电平(VCCIO/2)，另一端接输入信号。对参考电平要求比较高(1%精度)。
SSTL
主要用于DDR存储器。和HSTL基本相同。HSTL和SSTL大多用在300M以下。
SSTL接口标准也是JEDEC所认可的标准之一。该标准专门针对高速内存(特别是SDRAM)接口。SSTL规定了开关特点和特殊的端接方案，它可获得高达200MHz的工作频率。SSTL_3是3.3V标准；SSTL_2是2.5V标准。针对这两个标准，JEDEC根据输出缓冲器的特点定义出多个不同的等级。SSTL_2/3 I/O标准的主要应用是与SDRAM接口。高端服务器、膝上计算机以及各种网络产品，如ATM交换机、IP路由器/交换机和帧中继接口等，均需要使用板上SDRAM。当使用的是高速SDRAM时，就可选择SSTL接口标准。
RS232和RS485
RS232采用±12-15V供电，我们电脑后面的串口即为RS232标准。+12V表示0，-12V表示1。可以用MAX3232等专用芯片转换，也可以用两个三极管加一些外围电路进行反相和电压匹配。RS485是一种差分结构，相对RS232有更高的抗干扰能力。传输距离可以达到上千米。
TTL
全名：Transistor-Transistor Logic 三极管结构。
Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。
因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。所以后来就把一部分“砍”掉了。也就是后面的LVTTL。
LVTTL
又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。
3.3V LVTTL： Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。
2.5V LVTTL： Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。
更低的LVTTL不常用就先不讲了。多用在处理器等高速芯片，使用时查看芯片手册就OK了。
TTL使用注意
TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻； TTL电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下电阻下拉。TTL输出不能驱动CMOS输入。
CMOS
全名：Complementary Metal Oxide Semiconductor（ PMOS+NMOS）
Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。
相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。
LVCMOS
对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。
3.3V LVCMOS：
Vcc：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。
2.5V LVCMOS：
Vcc：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。
CMOS使用注意
CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值(比如一些芯片是0.7V)时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。
ECL
全名：Emitter Coupled Logic 发射极耦合逻辑电路(差分结构)
Vcc=0V；Vee：-5.2V；VOH=-0.88V；VOL=-1.72V；VIH=-1.24V；VIL=-1.36V。
速度快，驱动能力强，噪声小，很容易达到几百M的应用。但是功耗大，需要负电源。为简化电源，出现了PECL(ECL结构，改用正电压供电)和LVPECL。
PECL
全名：Pseudo/Positive ECL
Vcc=5V；VOH=4.12V；VOL=3.28V；VIH=3.78V；VIL=3.64V
LVPELC
全名：Low Voltage PECL
Vcc=3.3V；VOH=2.42V；VOL=1.58V；VIH=2.06V；VIL=1.94V
ECL、PECL、LVPECL使用注意
不同电平不能直接驱动。中间可用交流耦合、电阻网络或专用芯片进行转换。以上三种均为射随输出结构，必须有电阻拉到一个直流偏置电压。(如多用于时钟的LVPECL：直流匹配时用130欧上拉，同时用82欧下拉；交流匹配时用82欧上拉，同时用130欧下拉。但两种方式工作后直流电平都在1.95V左右。) 前面的电平标准摆幅都比较大，为降低电磁辐射，同时提高开关速度又推出LVDS电平标准。
LVDS
全名：Low Voltage Differential Signaling
差分对输入输出，内部有一个恒流源3.5-4mA，在差分线上改变方向来表示0和1。通过外部的100欧匹配电阻(并在差分线上靠近接收端)转换为±350mV的差分电平。
LVDS使用注意
可以达到600M以上，PCB要求较高，差分线要求严格等长，差最好不超过10mil(0.25mm)。100欧电阻离接收端距离不能超过500mil，最好控制在300mil以内。
下面的电平用的可能不是很多，篇幅关系，只简单做一下介绍。
CML
是内部做好匹配的一种电路，不需再进行匹配。三极管结构，也是差分线，速度能达到3G以上。只能点对点传输。
GTL
类似CMOS的一种结构，输入为比较器结构，比较器一端接参考电平，另一端接输入信号。1.2V电源供电。
Vcc=1.2V；VOH>=1.1V；VOL<=0.4V；VIH>=0.85V；VIL<=0.75V
PGTL/GTL+：
Vcc=1.5V；VOH>=1.4V；VOL<=0.46V；VIH>=1.2V；VIL<=0.8V
HSTL
主要用于QDR存储器的一种电平标准：一般有V?CCIO=1.8V和V??CCIO=1.5V。和上面的GTL相似，输入为输入为比较器结构，比较器一端接参考电平(VCCIO/2)，另一端接输入信号。对参考电平要求比较高(1%精度)。
SSTL
主要用于DDR存储器。和HSTL基本相同。HSTL和SSTL大多用在300M以下。
SSTL接口标准也是JEDEC所认可的标准之一。该标准专门针对高速内存(特别是SDRAM)接口。SSTL规定了开关特点和特殊的端接方案，它可获得高达200MHz的工作频率。SSTL_3是3.3V标准；SSTL_2是2.5V标准。针对这两个标准，JEDEC根据输出缓冲器的特点定义出多个不同的等级。SSTL_2/3 I/O标准的主要应用是与SDRAM接口。高端服务器、膝上计算机以及各种网络产品，如ATM交换机、IP路由器/交换机和帧中继接口等，均需要使用板上SDRAM。当使用的是高速SDRAM时，就可选择SSTL接口标准。
RS232和RS485
RS232采用±12-15V供电，我们电脑后面的串口即为RS232标准。+12V表示0，-12V表示1。可以用MAX3232等专用芯片转换，也可以用两个三极管加一些外围电路进行反相和电压匹配。RS485是一种差分结构，相对RS232有更高的抗干扰能力。传输距离可以达到上千米。
